Verilog
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Verilog是一种用于描述、设计电子系统(特别是数字电路)的硬件描述语言,主要用于在集成电路设计,特别是超大规模集成电路的计算机辅助设计。Verilog是电气电子工程师学会(IEEE)的1364号标准。[2]
Quick Facts 编程范型, 发行时间 ...
编程范型 | 结构化 |
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发行时间 | 1984年 (1984) |
最终版本 |
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类型系统 | 静态, 弱类型 |
文件扩展名 | .v, .vh |
派生副语言 | |
Verilog-AMS | |
启发语言 | |
C, Fortran | |
影响语言 | |
SystemVerilog | |
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Verilog能够在多种抽象级别对数字逻辑系统进行描述:既可以在晶体管级、逻辑门级进行描述,也可以在寄存器传输级对电路信号在寄存器之间的传输情况进行描述。[3]:18除了对电路的逻辑功能进行描述,Verilog代码还能够被用于逻辑仿真、逻辑综合,[4]:3-7其中后者可以把寄存器传输级的Verilog代码转换为逻辑门级的网表,从而方便在现场可编程逻辑门阵列上实现硬件电路[5],或者让硬件厂商制造具体的专用集成电路。设计人员还可以利用Verilog的扩展部分Verilog-AMS进行模拟电路和混合信号集成电路的设计。[6][7]