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1-aus-n-Decoder
Schaltung Aus Wikipedia, der freien Enzyklopädie
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Ein 1-aus-n-Decoder ist eine Schaltung mit n Ausgängen und log2(n) Eingängen. In der Praxis muss aber die Anzahl der Eingänge auf die nächste ganze Zahl aufgerundet werden, wenn log2(n) keine ganze Zahl ist. Der jeweils adressierte Ausgang geht dann auf High, wenn die Dualzahl A am Eingang der Nummer J des betreffenden Ausgangs yJ entspricht. Die anderen Ausgänge werden dann nicht angesteuert und bleiben auf Low.
Bei monolithischen integrierten Schaltkreisen werden statt der Und-Gatter häufig NAND-Gatter verwendet.
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Bausteine
Zusammenfassung
Kontext
Die 1-aus-n Codierung wird direkt in handelsüblichen Bauelementen realisiert.
Diese Logikfunktion wird darüber hinaus in komplexen integrierten Logikbauelementen verwendet. Beispielsweise wird diese Funktion als Zeilendecoder und Spaltendecoder zur Adressierung der Zeilen und Spalten in Speicherbauelementen (RAM, ROM, EEPROM, …) verwendet. Darüber hinaus kann diese Logikfunktion auch in einer programmierbaren logischen Schaltung (PLD) oder einem FPGA-Bauelement oder einem ASIC-Bauelement realisiert werden.
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Implementierung in Verilog
Das folgende Beispiel zeigt einen 2-zu-4 Bit Kodierer in Verilog:
module one_hot_encoder (
input [1:0] binary_in,
output reg [3:0] one_hot_out
);
always @(*) begin
case (binary_in)
2'b00: one_hot_out = 4'b0001;
2'b01: one_hot_out = 4'b0010;
2'b10: one_hot_out = 4'b0100;
2'b11: one_hot_out = 4'b1000;
default: one_hot_out = 4'b0000;
endcase
end
endmodule
Der zugehörige 4-zu-2 Bit Dekodierer kann wie folgt implementiert werden:
module one_hot_decoder (
input [3:0] one_hot_in,
output reg [1:0] binary_out
);
always @(*) begin
case (one_hot_in)
4'b0001: binary_out = 2'b00;
4'b0010: binary_out = 2'b01;
4'b0100: binary_out = 2'b10;
4'b1000: binary_out = 2'b11;
default: binary_out = 2'b00; // Default case to handle invalid one-hot inputs
endcase
end
endmodule
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Implementierung in VHDL
Zusammenfassung
Kontext
Das folgende Beispiel zeigt einen 2-zu-4 Bit Kodierer in VHDL:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity one_hot_encoder is
Port ( binary_in : in STD_LOGIC_VECTOR (1 downto 0);
one_hot_out : out STD_LOGIC_VECTOR (3 downto 0));
end one_hot_encoder;
architecture Behavioral of one_hot_encoder is
begin
process(binary_in)
begin
case binary_in is
when "00" => one_hot_out <= "0001";
when "01" => one_hot_out <= "0010";
when "10" => one_hot_out <= "0100";
when "11" => one_hot_out <= "1000";
when others => one_hot_out <= "0000"; -- Default case, though it shouldn't occur
end case;
end process;
end Behavioral;
Der zugehörige 4-zu-2 Bit Dekodierer kann wie folgt implementiert werden:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity one_hot_decoder is
Port ( one_hot_in : in STD_LOGIC_VECTOR (3 downto 0);
binary_out : out STD_LOGIC_VECTOR (1 downto 0));
end one_hot_decoder;
architecture Behavioral of one_hot_decoder is
begin
process(one_hot_in)
begin
case one_hot_in is
when "0001" => binary_out <= "00";
when "0010" => binary_out <= "01";
when "0100" => binary_out <= "10";
when "1000" => binary_out <= "11";
when others => binary_out <= "00"; -- Default case to handle invalid one-hot inputs
end case;
end process;
end Behavioral;
Siehe auch
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