Layout Versus Schematic

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Layout versus Schematic (LVS) ist ein Schritt bei der Layoutverifikation von integrierten Schaltkreisen. Er dient dazu, die Übereinstimmung des erzeugten Layouts mit der ursprünglichen Schaltung (schematic) sicherzustellen. Dabei erfolgt ein Netzlistenvergleich, bei dem die zum Layoutentwurf benutzte originale Netzliste mit einer ausschließlich aus dem Schaltungslayout extrahierten Netzliste verglichen wird.

Ablauf beim Netzlistenvergleich LVS

Die Extraktion der Netzliste aus dem Layout erfolgt unter Nutzung eines Extraktionsfiles. Darin sind elementare Layoutstrukturen definiert, die beispielsweise Transistoren und Vias (vertical interconnect access, elektrische Verbindung zwischen zwei Leiterbahnebenen) abbilden, da deren Erkennung zur Netzlistengenerierung notwendig ist. Damit lassen sich die geometrischen Strukturen des Layouts daraufhin untersuchen, welche funktionalen Einheiten (Bauelemente und Verbindungsstrukturen) sie realisieren. Diese Informationen erlauben das Erzeugen einer Netzliste ausschließlich aus dem Schaltungslayout.

Siehe auch

• Chipentwurf

Literatur

• J. Lienig, J. Scheible: Grundlagen des Layoutentwurfs elektronischer Schaltungen. Springer, 2023, ISBN 978-3-03115767-7, doi:10.1007/978-3-031-15768-4 (ifte.de).

Weblinks

• Magic VLSI Layout Tool