Verilog
שפת תכנות / ויקיפדיה האנציקלופדיה encyclopedia
Verilog היא שפת תיאור חומרה (Hardware Description Language, בקיצור HDL), המשמשת לתכנון, אימות ויישום של מעגלים חשמליים ספרתיים ואנלוגיים ומעגלים משולבים בצורה המזכירה תכנות בשפת C. השפה שימושית מאוד בתכנון מעגלים ברמת מעברי אוגר (Register Transfer Level, בקיצור RTL).
עובדות מהירות פרדיגמות, תאריך השקה ...
פרדיגמות | תכנות מובנה |
---|---|
תאריך השקה | 1984 |
הושפעה על ידי | C, Fortran |
השפיעה על | SystemVerilog |
סיומת | v |
סגירה
ב-2009 אוחד תקן ורילוג (IEEE 1364-2005) עם תקן SystemVerilog.