전류 모드 논리

전류 모드 논리(영어: Current mode logic, CML) 또는 소스 결합 논리(source-coupled logic, SCL)는 논리 게이트와 보드 레벨 디지털 신호 모두에 사용되는 디지털 설계 방식이다.

CML의 기본 원리는 정전류 발생기의 전류가 논리 0 또는 논리 1을 나타내는 방식에 따라 두 개의 대체 경로 사이에서 조종된다는 것이다. 일반적으로 발생기는 한 쌍의 차동 FET의 두 소스에 연결되며, 두 경로는 두 드레인이다. 바이폴라 등가인 ECL은 대조적으로 작동하는데, 여전히 차동이지만 출력은 BJT 트랜지스터의 이미터(FET의 드레인에 해당하는 콜렉터가 아님)에서 취해진다.

차동 PCB 레벨 상호 연결로서, 표준 인쇄 회로 기판을 통해 312.5 Mbit/s와 3.125 Gbit/s 사이의 속도로 데이터를 전송하기 위한 것이다.^[1]

CML 종단 방식

전송은 점대점, 단방향이며, 일반적으로 두 차동 라인 모두에서 V_cc에 50 Ω 저항기로 목적지에서 종단된다. CML은 광섬유 부품 인터페이스에 자주 사용된다. 링크 기술로서 CML과 ECL의 주요 차이점은 드라이버 단계의 출력 임피던스이다. ECL의 이미터 팔로워는 약 5 Ω의 낮은 저항을 가지는 반면, CML은 높은 임피던스를 가지는 구동 트랜지스터의 드레인에 연결되므로, 풀업/다운 네트워크(일반적으로 50 Ω 저항)의 온저항이 효과적인 출력 임피던스가 된다. 구동되는 전송선로의 고유 임피던스에 가깝게 이 구동 임피던스를 일치시키는 것은 바람직하지 않은 링잉을 크게 줄인다.

CML 신호는 모듈 간 연결에도 유용하다는 것이 밝혀졌다. CML은 DVI, HDMI 및 FPD-링크 III 비디오 링크, 즉 디스플레이 컨트롤러와 컴퓨터 모니터 간의 인터페이스에 사용되는 물리 계층이다.^[2]

또한 CML은 전기 통신 시스템의 직렬 데이터 송수신기 및 주파수 합성기와 같은 고속 집적 시스템에 널리 사용되어 왔다.

작동

CML 회로의 빠른 작동은 주로 정적 CMOS 회로에 비해 낮은 출력 전압 스윙과 입력 차동 쌍 트랜지스터에서 발생하는 매우 빠른 전류 스위칭 때문이다. 전류 모드 논리 회로의 주요 요구 사항 중 하나는 전류 바이어스 트랜지스터가 정전류를 유지하기 위해 포화 영역에 남아 있어야 한다는 것이다.

초저전력

최근 CML은 초저전력 애플리케이션에 사용되었다. 연구에 따르면 기존 정적 CMOS 회로에서 누설 전류가 에너지 소모를 줄이는 데 주요 과제가 되는 반면, CML 전류 소비에 대한 양호한 제어는 CML을 극히 낮은 전력 사용에 매우 적합한 후보로 만든다. 임계 하위 CML 또는 임계 하위 소스 결합 논리(STSCL)라고 불리는^[3][4][5] 각 게이트의 전류 소비는 수십 피코암페어까지 줄일 수 있다.

같이 보기

• 저전압 차동 신호 (LVDS) 주로 모듈 간 신호에 사용되는 차동 표준이다.
• 양극성 이미터-결합 논리, 고속 모듈 간 통신을 위한 차동 신호 표준