Najlepsze pytania
Chronologia
Czat
Perspektywa
CAS latency
Z Wikipedii, wolnej encyklopedii
Remove ads
CAS latency, CL (ang. column address strobe latency, opóźnienie bramkowania adresu kolumny) – czas utajenia (opóźnienie, czas dostępu), mierzony liczbą cykli zegara, jaki upływa między wysłaniem przez kontroler pamięci RAM żądania dostępu do określonej kolumny pamięci a otrzymaniem danych z tej kolumny przez kontroler.
Im niższa jest wartość CAS latency (przy danej częstotliwości taktowania), tym krótszy jest czas potrzebny na pobranie danych z pamięci – inaczej mówiąc: „im krótszy czas utajenia, tym lepiej”. Czas utajenia wpływa bowiem na szybkość wykonywania w pamięci operacji, takich jak pobranie kolejnej instrukcji do wykonania przez procesor (odczyt, zapis, porównanie, przesunięcie bitowe itp). Im dłuższy czas oczekiwania, tym dłużej procesor musi czekać na reakcję ze strony pamięci. Można przyspieszyć działanie pamięci stosując tzw. przeplot (ang. interleaving), co pozwala na rozdzielenie operacji zapisu na kilka banków pamięci lub stosując pamięć podręczną (ang. cache), umożliwiającą tymczasowe przechowywanie przetwarzanych danych w celu synchronizacji z modułami pamięci.
Większość producentów pamięci dynamicznych (DRAM) podaje parametr CAS latency w nazwie konkretnego modelu; niektórzy podają go bezpośrednio, np. CL15.
Remove ads
Pozostałe parametry pamięci
- RCD (RAS to CAS Delay; RAS – Row Access Strobe; CAS – Column Access Strobe) – czas jaki upływa od zakończenia wykonywania polecenia aktywacji konkretnej kolumny (CAS), do rozpoczęcia wykonywania polecenia aktywacji konkretnego wiersza (RAS).
- RP (RAS Precharge; RAS – Row Access Strobe) – czas jaki upływa między wykonaniem polecenia zamknięcia dostępu do wcześniej aktywowanego wiersza a rozpoczęciem wykonywania polecenia aktywacji kolejnego.
- RAT (Row Active Time) – czas jaki upływa od żądania wykonania polecenia aktywacji wiersza aż do jego dezaktywacji.
- CR (Command Rate) – czas jaki upływa pomiędzy poleceniami adresowania dwóch niekoniecznie różnych komórek pamięci.
Opóźnienia CL, RCD, RP według specyfikacji JEDEC, dla poszczególnych częstotliwości w pamięciach typu DDR2, powinny wynosić:
- DDR2-400 – 3-3-3, 4-4-4
- DDR2-533 – 3-3-3, 4-4-4
- DDR2-667 – 4-4-4, 5-5-5
- DDR2-800 – 4-4-4, 5-5-5, 6-6-6
Parametr RAS JEDEC podaje w nanosekundach. Dla wszystkich standardów oprócz DDR2-400 3-3-3, gdzie ma on wartość od 40 do 70.000, powinien wynosić od 45 do 70.000.
Remove ads
Całkowity ciąg opóźnień
CL-RCD-RP-RAS - RC-RFC-CR-RRD-WR-WTR-RTP
Wpływ na szybkość dostępu do pamięci
Podsumowanie
Perspektywa
Synchronous DRAM ma CAS latency, która jest uzależniona od taktu zegara. W związku z opóźnieniami CAS parametry modułu pamięci SDRAM określane są w cyklach zegarowych, a nie w czasie rzeczywistym.
Ponieważ moduł pamięci ma wiele wewnętrznych banków, sygnał wyjściowy może być zajęty w 100%, bez względu na opóźnienie CAS, poprzez pipelining. Niestety, ta maksymalna przepustowość może być osiągnięta jedynie wtedy, gdy znacznie wcześniej przed samym odczytem wiadomo które dane mają być odczytane, jeśli tego nie wiadomo, może nastąpić zjawisko hazardu, którego skutkiem będzie znaczny spadek wydajności. W wypadku całkowicie nieprzewidywalnego dostępu do pamięci, właściwym czasem opóźnienia jest: czas zamknięcia otwartego wiersza plus czas potrzebny na otwarcie nowego (RAS). Z uwagi na to, że operacje zapisu/odczytu są często wykonywane na sąsiadujących danych w jednym wierszu, do określenia opóźnienia wystarczy wtedy sam parametr CAS.
Ponieważ w nowoczesnych modułach pamięci opóźnienia (CAS) określane są w cyklach zegarowych a nie w czasie, aby dokonać rzetelnego porównania przy różnych częstotliwościach taktowania modułu należy przeliczyć podane opóźnienia na jednostkę czasu. Generalnie im mniejsze opóźnienia tym lepiej, z uwagi jednak na różnice w taktowaniu, może zaistnieć sytuacja kiedy większy CAS jednego modułu w praktyce oznacza szybszy dostęp do tego modułu. Producenci pamięci podają opóźnienia dla określonego taktu zegara, a więc możliwe jest obniżenie opóźnień poniżej zaleceń przy jednoczesnym obniżeniu taktowania.
DDR SDRAM wykorzystuje przy operacjach oba zbocza sygnału taktującego. Szybkość ta jest zwykle podawana przez producentów, zamiast właściwej częstotliwości zegara, która jest o połowę mniejsza niż szybkość transferu do i z modułów DDR, przy czym, opóźnienie CAS jest podawane w cyklach właściwego zegara taktującego, nie w cyklach 'DDR'.
Innym czynnikiem utrudniającym wyliczenie dokładnych opóźnień jest wykorzystanie transferów ciągłych. Nowoczesny mikroprocesor może mieć wielkość linii pamięci podręcznej wielkości 64 bajtów, wymaga to 8 transferów po 64-bity (8 bajtów) do wypełnienia linii. Za pomocą opóźnienia CAS można wtedy dokładnie zmierzyć tylko czas przesłania pierwszego słowa. Za czas przesłania kolejnych odpowiada opóźnienie RAS.
W poniższej tabeli dane przedstawione są podane w mln transferów na sekundę (MT/s), a częstotliwości taktowania są podane w megahercach (MHz).
Remove ads
Zobacz też
Linki zewnętrzne
- PCSTATS: Memory Bandwidth vs. Latency Timings
- How Memory Access Works
- Tom's Hardware Guide: Tight Timings vs High Clock Frequencies
- Understanding RAM Timings. hardwaresecrets.com. [zarchiwizowane z tego adresu (2008-09-08)].
Wikiwand - on
Seamless Wikipedia browsing. On steroids.
Remove ads