SystemVerilog
硬體描述・硬體驗證統一語言 / 维基百科,自由的 encyclopedia
SystemVerilog是一种在现代集成电路(尤其是超大规模集成电路)的设计及验证流程中,由Verilog发展而来的硬件描述、硬件验证统一语言,前一部分基本上是2005年版Verilog的扩展,而后一部分功能验证特性则是一门面向对象程序设计语言。面向对象特性很好地弥补了传统Verilog在芯片验证领域的缺陷,改善了代码可重用性,同时可以让验证工程师在比寄存器传输级更高的抽象级别,以事务而非单个信号作为监测对象,这些都大大提高了验证平台搭建的效率。[1]
Quick Facts 编程范型, 设计者 ...
编程范型 | 结构化 (设计) 面向对象 (验证) |
---|---|
设计者 | Synopsys, 后来是IEEE |
发行时间 | 2002年,22年前(2002) |
类型系统 | 静态, 弱类型 |
文件扩展名 | .sv, .svh |
启发语言 | |
设计: Verilog, VHDL, C++, 验证: OpenVera, Java |
Close
SystemVerilog已经被采纳为电气电子工程师学会1800-2009标准,并获得了主流电子设计自动化工具供应商的支持。虽无任一个仿真系统能声称自己完全支持SystemVerilog语言参考手册(Language Reference Manual, LRM)里介绍的所有语言结构,要改善测试平台的互操作性相当困难,但推进跨平台兼容性的研究开发工作已在进行中。若干种验证方法学相继出现,以预定义类的形式对测试平台模块进行标准化,如今最新基于SystemVerilog的验证方法学为通用验证方法学。此方法学主要包括开放源代码的类库以及支持可重用测试平台、开发验证IP核的预置格式。许多第三方提供商则开始推出基于SystemVerilog的验证IP核。