層疊式封裝

層疊式封裝（英語：Package on Package，簡稱PoP），是一種積體電路（IC）封裝技術。此技術是將兩個或更多元件，以垂直堆疊或是背部搭載的方式，在底層封裝中整合高密度的數位或混合訊號邏輯元件，在頂層封裝中整合高密度或組合記憶體。PoP可提升手機、個人數字助理（PDA）、數碼相機等設備的組件密度，代價是整體高度略有增加。PoP可超過兩個以上的封裝元件垂直堆疊，但由於散熱問題，超過兩層封裝的堆疊較為罕見。

構型

層疊式封裝主要有以下兩種常見構型：

• 純存儲器堆疊：兩個或多個僅包含存儲器的封裝相互堆疊；
• 混合邏輯-存儲器堆疊：底部為邏輯器件（如CPU）封裝，上部為存儲器封裝。例如，底部封裝可以是一個用於手機的片上系統（SoC）。邏輯封裝位於底部，是因為它需要大量BGA連接以與主板連接。

典型的邏輯與存儲器PoP堆疊，自2005年起常見於手機片上系統或基帶調製解調器

在印刷電路板組裝過程中，PoP堆疊的底部封裝直接安裝在PCB上，其餘封裝則堆疊於其上。PoP堆疊中的各封裝在回流焊接過程中實現彼此及與PCB的連接。

PoP封裝可以由芯片製造商（如三星或TSMC）完成，也可以由原始設備製造商（OEM）（如魅族）完成。

優勢

層疊式封裝技術試圖結合傳統封裝與裸芯片堆疊技術的優勢，同時避免其缺點。

傳統封裝將每個芯片置於獨立封裝中，適用於標準PCB組裝方式，即各封裝並排焊接在PCB上。三維裸芯片堆疊的系統級封裝（SiP）技術則是在單一封裝中堆疊多個芯片，具有多種優勢，也存在一些相較於傳統PCB組裝的不足。

在嵌入式PoP技術中，芯片被嵌入封裝底部的基板中。這種PoP技術實現更小的封裝尺寸與更短的電氣連接長度，已獲得日月光半導體（ASE）等公司的支持。^[1]

相較於傳統獨立芯片封裝的優勢

最明顯的好處是節省主板空間。PoP封裝占用的PCB面積遠小於傳統封裝，幾乎與裸芯片堆疊封裝一樣緊湊。

從電氣角度來看，PoP通過縮短不同器件之間的布線長度（如控制器與存儲器）提高器件的電氣性能，實現更快的信號傳播並降低噪聲與串擾。

相較於芯片堆疊的優勢

裸芯片堆疊與層疊式封裝之間存在多項關鍵差異。

層疊式封裝最大的成本優勢在於將存儲器器件與邏輯器件解耦，因此其具備傳統封裝相較於裸芯片堆疊產品的所有優點：

• 存儲器封裝可獨立於邏輯封裝進行測試；
• 最終組裝僅使用「已知良品」封裝（若存儲器存在缺陷，僅需丟棄該封裝），而裸芯片堆疊產品中只要有一顆芯片不合格，則整個封裝被棄；
• 最終用戶（如手機或數碼相機製造商）掌握物流控制權，因此可在不更換邏輯芯片的情況下更換不同供應商的存儲器；存儲器成為可自由採購的商品。這相較於封裝內封裝（PiP）更具靈活性，後者需事先確定具體的存儲器型號與供應來源；
• 任何符合機械對接標準的頂部封裝均可使用：入門級手機可採用小容量內存封裝，高端手機可使用大容量內存封裝，而底部邏輯封裝不變，這有助於OEM優化庫存管理。^[2]而裸芯片堆疊或PiP則需提前數周甚至數月確定內存配置；
• 存儲器僅在最終組裝階段加入，因此邏輯芯片供應商無需採購任何存儲器芯片；而在裸芯片堆疊產品中，邏輯芯片廠商必須從存儲器供應商採購晶圓。

JEDEC標準化

• JEDEC JC-11委員會負責PoP底部封裝的外形標準化，相關文件包括MO-266A和JEDEC出版物95，設計指南4.22；
• JEDEC JC-63委員會負責PoP頂部（存儲器）封裝的引腳定義標準化，詳見JEDEC標準21-C，第3.12.2–1頁。

其他名稱

層疊式封裝亦有其他名稱：

• PoP：指頂部與底部封裝整體；
• PoPt：指頂部封裝；
• PoPb：指底部封裝；
• PSvfBGA：指底部封裝，含義為「可堆疊超薄細間距球柵陣列」（Package Stackable very thin fine-pitch Ball Grid Array）；^[3]
• PSfcCSP：指底部封裝，含義為「可堆疊倒裝芯片芯片級封裝」（Package Stackable flip chip Chip Scale Package）。

歷史

2001年，東芝研究團隊成員T. Imoto、M. Matsui與C. Takubo開發出「系統模塊」（System Block Module）晶圓鍵合工藝，用於製造三維集成電路（3D IC）封裝。^[4][5]目前已知最早將3D層疊式封裝用於商業產品的是索尼2004年發布的PlayStation Portable（PSP）掌上遊戲機。PSP硬件（英語：PlayStation Portable hardware）中使用了由東芝製造的嵌入式DRAM（英語：eDRAM）封裝芯片，該芯片採用雙芯片垂直堆疊。^[6]當時東芝稱其為「半嵌入式DRAM」，隨後更名為「芯片封裝芯片」（CoC）方案。^[6][7]

2007年4月，東芝商業化了一款八層3D芯片封裝的16 GB THGAM嵌入式NAND閃存芯片，該產品通過堆疊八顆2 GB NAND閃存芯片實現。^[8]同月，美信集成產品的Steven M. Pope與Ruben C. Zeta提交了美國專利第7,923,830號（「具防拆網格的上層封裝層疊式模塊」）專利申請。^[9]2007年9月，海力士半導體發布了24層3D封裝技術，製造出包含24顆堆疊NAND閃存芯片的16 GB閃存芯片，採用晶圓鍵合工藝。^[10]