登納德縮放定律

在半導體電子學中，登納德縮放定律（Dennard scaling），也稱為MOSFET縮放，是一種冪定律，其大致表明，隨着電晶體尺寸的減小，其功率密度保持不變，因此功率消耗與面積成比例；而無論是電壓還是電流都隨着長度同比例縮小。^[1][2]該定律最初是針對MOSFET提出的，基於1974年由羅伯特·丹納德等人合著的論文，故以其命名。^[3]

陳述

對於長溝道MOS電晶體（即一側顯著長於另外兩側的電晶體），在MOS內部電場恆定時，登納德縮放定律給出^[4]$${\displaystyle L\propto S^{-1},W\propto S^{-1},t_{\text{ox}}\propto S^{-1},V_{\text{DD}}\propto S^{-1},V_{\text{T}}\propto S^{-1},N_{\text{A}}\propto S,}$$其中各參數按因子 ${\displaystyle S}$ 縮放。

性質	符號	表達式	縮放指數（恆場）	縮放指數（定電壓)
氧化層電容	${\displaystyle C_{\text{ox}}}$	${\displaystyle \varepsilon _{\text{ox}}/t_{\text{ox}}}$	1	1
器件面積	${\displaystyle A}$	${\displaystyle W\cdot L}$	−2	−2
柵極電容	${\displaystyle C_{\text{g}}}$	${\displaystyle C_{\text{ox}}\cdot W\cdot L}$	−1	−1
傳導係數	${\displaystyle K_{\text{n}}}$	${\displaystyle \mu _{\text{n}}C_{\text{ox}}W/L}$	1	1
飽和電流	${\displaystyle I_{\text{on}}}$	${\displaystyle K_{\text{n}}V_{\text{GT}}^{2}}$	−1	1
導通電阻	${\displaystyle R_{\text{on}}}$	${\displaystyle V_{\text{DD}}/I_{\text{on}}}$	0	−1
本徵延遲	${\displaystyle t_{\text{pd}}}$	${\displaystyle R_{\text{on}}C_{\text{g}}}$	−1	−2
功率	${\displaystyle P_{\text{av}}}$	${\displaystyle f\cdot C\cdot V_{\text{DD}}^{2}}$	−2	1
功率密度	${\displaystyle PD}$	${\displaystyle P_{\text{av}}/A}$	0	3

符號解釋：

• ${\displaystyle S}$：縮放因子——所有器件尺寸與電壓的縮放倍數
• ${\displaystyle A}$：電晶體面積
• ${\displaystyle W}$：電晶體溝道寬度
• ${\displaystyle L}$：電晶體溝道長度
• ${\displaystyle C_{\text{ox}}}$：單位面積柵介電層電容
• ${\displaystyle \varepsilon _{\text{ox}}}$：氧化層介電常數
• ${\displaystyle t_{\text{ox}}}$：氧化層厚度
• ${\displaystyle C_{\text{g}}}$：柵極總電容
• ${\displaystyle K_{\text{n}}}$：傳導係數參數
• ${\displaystyle \mu _{\text{n}}}$：溝道中電子遷移率
• ${\displaystyle I_{\text{on}}}$：飽和導通電流
• ${\displaystyle V_{\text{GT}}}$：柵極過驅動電壓
• ${\displaystyle R_{\text{on}}}$：導通時電晶體等效電阻
• ${\displaystyle V_{\text{DD}}}$：供電電壓
• ${\displaystyle t_{\text{pd}}}$：本徵開關延遲
• ${\displaystyle P_{\text{av}}}$：平均功耗
• ${\displaystyle f}$：工作頻率
• ${\displaystyle PD}$：功率密度

在定電壓縮放中，保持 ${\displaystyle V_{\text{DD}}}$ 恆定（約5 V），而不按${\displaystyle V_{\text{DD}}\propto S^{-1}}$縮放。這會導致不同的縮放指數，使時鐘頻率按${\displaystyle S^{2}}$增長而非${\displaystyle S^{1}}$，但以功率密度迅速上升${\displaystyle PD\propto S^{3}}$為代價。

定電壓縮放是直到2005年「功率牆」出現前的主要縮放模式；此時由於散熱難題，難以繼續提高功率密度。此外，在恆定電壓下，電場隨${\displaystyle S^{1}}$增長，漏電流會隨電場「指數」增長，自90 nm工藝節點以來導致靜態功耗大增。

推導

登納德縮放定律的MOSFET縮放模型表明，每一代工藝可同時實現以下變化：

1. 電晶體尺寸縮小30%（0.7×），同時：
   • 單個器件的面積減少51%，因為面積是長度乘以寬度。
   • 器件相關電容${\displaystyle C}$減少30%（0.7×），因為電容與面積正比、與距離反比。
   • 為保持電場不變，電壓${\displaystyle V}$減少30%（0.7×），因為電壓是場乘以長度。
   • 電流和開關時間等特性也按30%縮小，源於它們與電容和電壓的關係。
   • 整體電路延遲假設由開關時間主導，因此也縮小30%。
   • 頻率${\displaystyle f}$可提高約40%（1.4×），因為頻率隨延遲而變化。
2. 單個電晶體功耗減少51%，因為有功功率為CV²f。^[5]
3. 由此，每單位面積功耗在每代工藝中保持不變。或等效地，每代可在不增加功耗的前提下將晶片上的電晶體數量加倍。

與摩爾定律和計算性能的關係

摩爾定律指出微晶片上電晶體數量約每兩年翻一番。結合登納德縮放定律，這意味着每焦耳的性能增長更快，約每18個月翻一番。這一趨勢有時稱為庫米定律，最初Koomey提出的倍增周期為1.57年，^[6]但近期估算顯示該速率有所放緩。^[7]

2006年登納德縮放定律失效

微處理器主頻與核數增長趨勢，功率牆可見。

CMOS電路的動態（切換）功耗與頻率成正比。^[8]歷史上，登納德縮放定律帶來的功率降低使得廠商得以在不顯著增加功耗的情況下大幅提升時鐘頻率。

然而，隨着電晶體尺寸繼續縮小，漏電流與門限電壓不再同速縮放，導致功率密度快速上升，最終形成「功率牆」，促使英特爾於2004年取消了特哈斯與傑伊霍克項目（英語：Tejas and Jayhawk）。^[9]

2005-2007年左右，登納德縮放定律開始失效。截至2016年，集成電路電晶體數雖仍增長，但性能提升主要來自架構優化而非頻率提升。^[10][11]主要原因在於微小尺寸下的漏電問題難以控制，且晶片發熱加劇，引發熱失控風險，進一步推高能耗。^[1][11]自2005年以來，主頻基本停滯在4 GHz，而CPU的功耗停留在約100 W的熱設計功耗。

登納德縮放定律失效及頻率增長受限，促使大多數CPU廠商轉向多核心處理器以提升性能。儘管更多核心可提高某些（並非所有——參見阿姆達爾定律）工作負載的吞吐量，但活躍開關單元增加也意味着整體功耗上升，加劇了CPU功耗挑戰。^[12][13]由此帶來的「暗矽（英語：dark silicon）」現象指，在功耗約束下，只有部分晶片區域可同時處於活動狀態，其餘部分被迫空閒。