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混合内存立方体
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混合内存立方体（英语：Hybrid Memory Cube，HMC）是一种高性能计算随机存储器（RAM）接口，适用于基于硅穿孔（TSV）的堆叠DRAM内存。HMC与不兼容的竞争对手接口高带宽内存（HBM）竞争。
概述
混合内存立方体由三星电子和美光科技于2011年共同开发，并于2011年9月由美光宣布推出。[1][2]它承诺相较于DDR3实现15倍的性能提升。[3]混合内存立方体联盟（HMCC）由多家主要科技公司支持，包括三星、美光科技、Open-Silicon、ARM、惠普（已退出）、微软（已退出）、Altera（2015年底被英特尔收购）和赛灵思。[4][5]美光在继续支持HMCC的同时，于2018年因未能获得市场认可而停止了HMC产品的生产。[6]
HMC结合了硅穿孔和微凸点，将多片（目前为4至8片）存储晶片叠层连接在一起。[7]内存控制器则作为独立的晶片集成在其中。[2]
HMC使用标准DRAM存储单元，但在相同容量下拥有比传统DRAM更多的数据分区。HMC接口与现有的DDRn（如DDR2或DDR3）及竞争性的高带宽内存实现不兼容。[8]
HMC技术于2011年获得《Microprocessor Report》出版商The Linley Group评选的“最佳新技术”奖。[9][10]
首个公开规范HMC 1.0于2013年4月发布。[11]根据该规范，HMC使用16沟道或8沟道（半宽频）全双工差分串行链路，每沟道支持10、12.5或15 Gbit/s的SerDes。[12]每个HMC封装被称为“立方体”，可通过立方体间链路串联构成最多8个立方体的网络，部分立方体可用作透传链路。[13]典型的4链路立方体封装具有896个BGA引脚，尺寸为31×31×3.8毫米。[14]
单个16沟道链路在10 Gbit/s信号率下的理论原始带宽为40 GB/s（上下行各20 GB/s）；计划提供4链路和8链路立方体，但在8链路情况下HMC 1.0规范将链路速率限制为10 Gbit/s。因此，4链路立方体在15 Gbit/s SerDes下可达240 GB/s（各方向120 GB/s），而8链路立方体在10 Gbit/s SerDes下可达320 GB/s（各方向160 GB/s）。[15]对于32字节最小数据包，有效带宽利用率为33%至50%；对于128字节数据包，为45%至85%。[7]
如2011年HotChips 23会议所示，首代HMC演示立方体由四片50 nm DRAM存储芯片和一片90 nm逻辑晶片组成，总容量512 MB，尺寸27×27 mm，功耗11 W，供电电压1.2 V。[7]
第二代HMC工程样片由美光于2013年9月交付。[16]2 GB HMC样片（4片4 Gbit存储芯片堆栈）封装为31×31 mm，带4个HMC链路。2013年其他样片仅有2个HMC链路，封装尺寸16×19.5 mm。[17]
HMC规范的第二版由HMCC于2014年11月18日发布。[18]HMC 2提供12.5 Gbit/s至30 Gbit/s多种SerDes速率，总链路带宽达480 GB/s（各方向240 GB/s），但只承诺总DRAM带宽320 GB/s。[19]封装可选2链路或4链路（较HMC1的4或8链路有所减少），并新增1/4宽选项（使用4沟道）。
首款采用HMC的处理器为富士通的SPARC64 XIfx，该处理器应用于2015年推出的富士通PRIMEHPC FX100超级计算机。[20]
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参考
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