ARM Cortex-A72

L'ARM Cortex-A72 és una unitat de processament central que implementa el conjunt d'instruccions ARMv8-A de 64 bits dissenyat pel centre de disseny d'ARM Holdings d'Austin. El Cortex-A72 és una canalització superescalar fora d'ordre de descodificació de 3 vies.^[1] Està disponible com a nucli SIP per als llicenciataris, i el seu disseny el fa adequat per a la integració amb altres nuclis SIP (per exemple, GPU, controlador de pantalla, DSP, processador d'imatges, etc.) en una matriu que constitueix un sistema en un xip (SoC). El Cortex-A72 es va anunciar el 2015 per servir com a successor del Cortex-A57 i va ser dissenyat per utilitzar un 20% menys d'energia o oferir un 90% més de rendiment.^[2][3]

ARM Cortex-A72
Sèrie	ARM Cortex-A
Data d'anunci	3 febrer 2015
Característiques de CPUs
Conjunt d'instruccions	ARMv8-A
Lloc web	arm.com…
← ARM Cortex-A57 (en) ARM Cortex-A73 →

Visió general

• Processador canalitzat amb canalització d'execució superescalar de 3 vies amb problemes especulatius profundament fora d'ordre
• Les extensions DSP i NEON SIMD són obligatòries per nucli
• Unitat de coma flotant VFPv4 integrada (per nucli)
• Suport a la virtualització de maquinari
• La codificació del conjunt d'instruccions Thumb-2 redueix la mida dels programes de 32 bits amb poc impacte en el rendiment.
• Extensions de seguretat de TrustZone
• Programa Trace Macrocell i CoreSight Design Kit per a un seguiment discret de l'execució d'instruccions
• 32 Dades KiB (conjunt bidireccional associatiu) + 48 Instrucció KiB (conjunt de 3 vies associatiu) memòria cau L1 per nucli
• Controlador de memòria cau integrat de nivell 2 de baixa latència (conjunt associatiu de 16 vies), 512 KB a 4 Mida configurable de MB per clúster
• Buffer de traducció d'instruccions L1 totalment associativa de 48 entrades (TLB) amb suport natiu per a 4 KiB, 64 KiB i 1 Mides de pàgina MB
• TLB de dades L1 totalment associatiu de 32 entrades amb suport natiu per a 4 KiB, 64 KiB i 1 Mides de pàgina MB
  • Conjunt de 4 vies associatiu de TLB L2 unificat de 1024 entrades per nucli, admet hit-under-miss
• Algoritme sofisticat de predicció de branques que augmenta significativament el rendiment i redueix l'energia de la predicció errònia i l'especulació
• Etiqueta IC primerenca: memòria cau L1 de 3 vies amb potència de mapa directe*
• Etiquetatge regionalitzat de TLB i μBTB
• Optimitzacions d'objectius de branca de petit desplaçament
• Supressió d'accessos de predicció de branques superflues^[4]

Xips

• Broadcom BCM2711 (utilitzat a Raspberry Pi 4)
• Qualcomm Snapdragon 650, 652 i 653
• NXP i.MX8, Layerscape LS1026A/LS1046A, LS2044A/LS2084A, LS2048A/LS2088A, LX2160A/LX2120A/LX2080A, LS1028A
• Família de processadors SoC d'automoció i industrials Jacinto 7 de Texas Instruments.
• Rockchip RK3399