Boundary scan és un mètode de verificació de les interconnexions en els circuits impresos (PCB) o en els sub-blocs dels circuits integrats. El Boundary scan s'empra també com a mètode d'anàlisi, depuració i programació d'aquests circuits integrats. L'organització JTAG va desenvolupar una especificació per Boundary scan que va ser estandarditzada el 1990 com a IEEE 1149.1-1990.[1] Actualment el Boundary scan és sinònim de JTAG.[2][3][4]
Per a proveir la funcionalitat els fabricants d'IC han d'afegir-hi una lògica addicional.
Fig.1 Esquema elèctric del connector JTAG.L'accés exterior és a partir d'un port anomenat JTAG TAP (Test access Port) comprès de quatre o més senyals:
TDI (test data in): entrada sèrie per a bits de dades i instruccions.
TDO (test dada out): sortida sèrie per a bits de dades i instruccions.
TCK (test clock): senyal de rellotge per a sincronitzar els bits.
TMS (test mode select): senyal de selecció dels diferents estats del controlador TAP.
TRST (test reset): opcional. Senyal d'inicialització del controlador TAP.
Es defineix un llenguatge de descripció de boundary scan BSDL (Boundary scan description language) per a accedir als diferents registres i funcionalitats.
Fig.2 Esquema dels registres que formen part de la norma Boundary scan
