LVCMOS

El semiconductor d'òxid metàl·lic complementari de baixa tensió (amb acrònim anglès LVCMOS) és una classe de baixa tensió de circuits integrats digitals de tecnologia CMOS.^[1][2]

Visió general

Per obtenir un millor rendiment i menors costos, els fabricants de semiconductors redueixen les geometries dels dispositius dels circuits integrats. Amb cada reducció també s'ha de reduir la tensió de funcionament associada per tal de mantenir les mateixes característiques operatives bàsiques dels transistors. A mesura que la tecnologia dels semiconductors ha avançat, el Joint Electron Device Engineering Council (JEDEC) ha definit els estàndards de tensió d'alimentació i interfície LVCMOS per a nivells de lògica digital inferiors a 5 volts.^[3][4]

Lògica Volts	Tolerància Volts	Tolerància Per cent	Referències i Notes
5,0 V	+/-0,5 V	+/-10,0%	Lògica TTL, no LVCMOS
3,3 V	+/-0,3 V	+/-9,09%	JESD8C.01
2,5 V	+/-0,2 V	+/-8,00%	JESD8-5A.01 JESD80
1,8 V	+/-0,15 V	+/-8,33%	JESD8-7A JESD76
1,5 V	+/-0,1 V	+/-8,33%	JESD8-11A.01 JESD76-3
1,2 V	+/-0,1 V	+/-8,33%	JESD8-12A.01 JESD76-2
1,0 V	+/-0,1 V	+/-8,33%	JESD8-14A.01
0,9 V	+/-0,045 V	+/-5,00%
0,8 V	+/-0,04 V	+/-5,00%
0,7 V	+/-0,05 V	+/-7,14%