Zen 4

Zen 4
Desenvolupador	AMD
Fabricant	AMD
Llançament	2022

Característiques de CPUs
Geometria	5 nanòmetres
Microarquitectura	Zen

← Zen 3 Zen 5 →

Igual que el seu predecessor, el Zen 4 en les seves variants Ryzen per a escriptori inclou un o dos Core Complex Dies (CCD) basats en TSMC amb procés de 5 nm i una matriu d'E/S construïda sobre 6 nm.^[1]^[2] Anteriorment, la matriu d'E/S del Zen 3 es construïa amb el procés de 14 nm de GlobalFoundries per a EPYC i un procés de 12 nm per a Ryzen. La matriu d'E/S del Zen 4 inclou gràfics RDNA 2 integrats per primera vegada en qualsevol arquitectura Zen. Zen 4 marca la primera utilització del 5 nm per a processadors d'escriptori basats en x86 i també marca el retorn de la freqüència de rellotge de 5.0 GHz a qualsevol processador AMD per primera vegada des de l'AMD FX-9590.

En totes les plataformes, Zen 4 només admet memòria DDR5 i LPDDR5X en dispositius mòbils, i ha eliminat la compatibilitat amb DDR4 i LPDDR4X. A més, Zen 4 admet els nous perfils AMD EXPO SPD per a un ajust de memòria i overclocking més complets per part dels fabricants de RAM. A diferència de l'XMP d'Intel, EXPO es comercialitza com un estàndard obert, sense llicència ni drets d'autor per descriure els paràmetres dels kits de memòria, com ara la freqüència de funcionament, els temps i els voltatges. Permet codificar un conjunt més ampli de temps per aconseguir un millor rendiment i compatibilitat. Tanmateix, els perfils de memòria XMP encara són compatibles.^[3] EXPO també pot admetre processadors Intel.^[4]

Tots els processadors d'escriptori Zen 4 Ryzen disposen de 28 (24 utilitzables + 4 reservades) carrils PCI Express 5.0. Això significa que es pot connectar una GPU discreta mitjançant 16 carrils PCIe o dues GPU mitjançant 8 carrils PCIe cadascuna. A més, ara hi ha 2 interfícies PCIe de 4 carrils, que s'utilitzen més sovint per a dispositius d'emmagatzematge M.2. Els fabricants de la placa base poden configurar si els carrils que connecten les GPU a les ranures mecàniques x16 s'executen com a PCIe 4.0 o PCIe 5.0. Finalment, 4 carrils PCIe 5.0 estan reservats per connectar el xip o chipset del pont sud.

Zen 4 és la primera microarquitectura d'AMD que admet l'extensió del conjunt d'instruccions AVX-512. La majoria de les instruccions vectorials de 512 bits es divideixen en dues i s'executen internament mitjançant les unitats d'execució SIMD de 256 bits. Les dues meitats s'executen en paral·lel en un parell d'unitats d'execució i encara es rastregen com un únic micro-OP (excepte els emmagatzematges), cosa que significa que la latència d'execució no es duplica en comparació amb les instruccions vectorials de 256 bits. Hi ha quatre unitats d'execució de 256 bits, cosa que dona un rendiment màxim de dues instruccions vectorials de 512 bits per cicle de rellotge, per exemple, una multiplicació i una suma. El nombre màxim d'instruccions per cicle de rellotge es duplica per a vectors de 256 bits o menys. Les unitats de càrrega i emmagatzematge també són de 256 bits cadascuna, mantenint el rendiment de fins a dues càrregues de 256 bits o un emmagatzematge per cicle que era compatible amb Zen 3. Això es tradueix en fins a una càrrega de 512 bits per cicle o un emmagatzematge de 512 bits per dos cicles.^[5]^[6]^[7]

Altres característiques i millores, en comparació amb Zen 3, inclouen:^[8]^[9]

La mida de la memòria intermèdia de destinacions de la branca L1 (BTB) s'ha incrementat en un 50%, fins a 1.500 entrades. Cada entrada ara pot emmagatzemar fins a dues destinacions de branca, sempre que la primera branca sigui una branca condicional i la segona branca estigui ubicada dins de la mateixa línia de memòria cau de 64 bytes alineada que la primera.
L'entrada de BTB de nivell 2 ha augmentat a 7.000 entrades.
Predictors de branques directes i indirectes millorats.
La mida de la memòria cau d'OP ha augmentat un 69%, de 4.000 a 6.75.000 OP. La memòria cau d'OP ara pot produir fins a 9 macro-OP per cicle (enfront de 6).
El buffer de reordenació (ROB) s'incrementa en un 25%, fins a 320 instruccions.
El fitxer de registre enter s'ha augmentat a 224 registres i el fitxer de registre FP/vector s'ha augmentat a 192 registres. El fitxer de registre FP/vector s'ha ampliat a 512 bits per admetre AVX-512. S'ha afegit un nou fitxer de registre de màscara, capaç d'emmagatzemar 68 registres de màscara.
La mida de la cua de càrrega ha augmentat un 22%, fins a 88 càrregues pendents.
La memòria cau L2 s'ha duplicat, de 512 KiB a 1 MiB per nucli, associatiu de 8 vies.
IBRS automàtic, on el mode d'especulació restringida de branca indirecta s'activa i desactiva automàticament quan el control entra i surt de l'anell 0 (mode nucli). Això redueix el cost de les transicions entre el mode usuari i el nucli.
Increment de l'IPC d'un 13% de mitjana.
Fins a freqüència màxima del nucli en 5,7 GHz.
Oficialment s'admeten velocitats de memòria de fins a DDR5-5200 i LPDDR5X-7500.
En els processadors d'escriptori Ryzen 7000 i els processadors mòbils Ryzen 7045HX, la GPU integrada conté dos RDNA, 2 unitats de càlcul funcionant fins a 2.2 GHz.
Admet fins a quatre sortides de pantalla, incloent-hi les interfícies HDMI 2.1 i DisplayPort 2,^[10] però és possible connectar-hi més pantalles amb una GPU discreta.
Suport de paginació de memòria de 5 nivells per a la taula de pàgines.^[11]

Característiques

Referències

Wikiwand - on