Verilator

Verilator est un logiciel libre de vérification et simulation de programme développé ou transcompilé dans le langage de description de matériel (HDL) Verilog, en le compilant en langage machine du système utilisé pour le développement afin d'avoir de bonnes performances. Il supporte SystemVerilog pour la vérification et SystemC pour une simulation complète du système.

Verilator

Informations

Dernière version	5.040 (30 août 2025)[1]
Dépôt	github.com/verilator/verilator
Écrit en	C++
Supporte les langages	Verilog et SystemVerilog
Système d'exploitation	Type Unix
Type	Simulation de phénomènes
Licence	Licence publique générale limitée GNU version 3.0 et Artistic License 2.0
Site web	www.veripool.org/wiki/verilator

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Description

Le support de SystemC, permet de lier la simulation à des bibliothèques en langage C et C++, pour simuler différents éléments pouvant être connectés au FPGA cible^[2].

Dans le manpage du logiciel, il est décrit comme « convertissant du code Verilog en C++ / System C » (« Convert Verilog code to C++/System C »). Il permet d'utiliser GNU Debugger (GDB) pour le déboggage de l'application^[3]. Le format de sortie du log, peut être interprété par GTKWave pour la visualisation du signal temporel sur les différents composants du circuit.

Il supporte également le langage de vérification de matériel SystemVerilog^[4].

Il ne fait que des vérifications de base du programme. Des outils tels que Yosys permettent d'effectuer une vérification formelle et la synthèse logique pour la programmation du FPGA cible.

Il tend à remplacer Icarus Verilog, un simulateur de référence plus ancien dont le code n'était pas compilé pour la simulation.