데너드 스케일링

반도체 전자공학에서 데너드 스케일링(Dennard scaling) 또는 MOSFET 스케일링이라고도 알려져 있으며, 이는 스케일링 법칙으로, 트랜지스터가 작아짐에 따라 전력 밀도가 일정하게 유지되어 전력 사용량이 면적에 비례하게 된다는 것을 대략적으로 설명한다. 이 때 전압과 전류는 모두 길이(아래로)에 따라 스케일링된다.^[1][2] 원래 MOSFET에 대해 공식화된 이 법칙은 1974년 로버트 H. 데나드가 공동 저술한 논문을 기반으로 하며, 그의 이름을 따서 명명되었다.^[3]

서술

긴 MOS 트랜지스터(즉, 한쪽이 다른 두 변보다 훨씬 긴 트랜지스터)의 경우, MOS 내에서 전기장이 일정하게 유지될 때 데너드 스케일링은 다음을 제공한다.^[4] $${\displaystyle L\propto S^{-1},W\propto S^{-1},t_{\text{ox}}\propto S^{-1},V_{\text{DD}}\propto S^{-1},V_{\text{T}}\propto S^{-1},N_{\text{A}}\propto S,}$$ 여기서 매개변수는 ${\displaystyle S}$의 인자로 스케일링된다.

속성	기호	방정식	스케일링 지수 (일정 필드)	스케일링 지수 (고정 전압)
산화물 정전 용량	${\displaystyle C_{\text{ox}}}$	${\displaystyle \varepsilon _{\text{ox}}/t_{\text{ox}}}$	1	1
장치 면적	${\displaystyle A}$	${\displaystyle W\cdot L}$	−2	−2
게이트 정전 용량	${\displaystyle C_{\text{g}}}$	${\displaystyle C_{\text{ox}}\cdot W\cdot L}$	−1	−1
전달 컨덕턴스	${\displaystyle K_{\text{n}}}$	${\displaystyle \mu _{\text{n}}C_{\text{ox}}W/L}$	1	1
포화 전류	${\displaystyle I_{\text{on}}}$	${\displaystyle K_{\text{n}}V_{\text{GT}}^{2}}$	−1	1
온 저항	${\displaystyle R_{\text{on}}}$	${\displaystyle V_{\text{DD}}/I_{\text{on}}}$	0	−1
내재적 지연	${\displaystyle t_{\text{pd}}}$	${\displaystyle R_{\text{on}}C_{\text{g}}}$	−1	−2
전력	${\displaystyle P_{\text{av}}}$	${\displaystyle f\cdot C\cdot V_{\text{DD}}^{2}}$	−2	1
전력 밀도	${\displaystyle PD}$	${\displaystyle P_{\text{av}}/A}$	0	3

기호 설명:

• ${\displaystyle S}$: 스케일링 인자 – 모든 장치 치수와 전압이 스케일링되는 인자
• ${\displaystyle A}$: 트랜지스터의 면적
• ${\displaystyle W}$: 트랜지스터 채널의 폭
• ${\displaystyle L}$: 트랜지스터 채널의 길이
• ${\displaystyle C_{\text{ox}}}$: 산화물 정전 용량 – 게이트 유전체층(산화물층)의 단위 면적당 정전 용량
• ${\displaystyle \varepsilon _{\text{ox}}}$: 산화물층의 유전율 – 산화물층이 전기 에너지를 얼마나 잘 저장할 수 있는지 나타내는 척도
• ${\displaystyle t_{\text{ox}}}$: 산화물층의 두께
• ${\displaystyle C_{\text{g}}}$: 게이트 전극의 총 정전 용량
• ${\displaystyle K_{\text{n}}}$: 전달 컨덕턴스 매개변수 – 게이트 전압 변화에 대해 드레인 전류가 얼마나 변하는지 나타내는 척도
• ${\displaystyle \mu _{\text{n}}}$: 채널의 전자 이동도 – 전자가 채널을 통해 얼마나 쉽게 이동할 수 있는지 나타내는 척도
• ${\displaystyle I_{\text{on}}}$: 포화 전류 – 트랜지스터가 켜져 있을 때 흐를 수 있는 최대 전류
• ${\displaystyle V_{\text{GT}}}$: 게이트 오버드라이브 전압 – 게이트 전압과 임계 전압의 차이
• ${\displaystyle R_{\text{on}}}$: 트랜지스터가 켜져 있을 때의 저항
• ${\displaystyle V_{\text{DD}}}$: 공급 전압 – 트랜지스터에 인가되는 전압
• ${\displaystyle t_{\text{pd}}}$: 내재적 지연 – 트랜지스터가 켜짐에서 꺼짐으로 또는 그 반대로 전환되는 데 걸리는 시간
• ${\displaystyle P_{\text{av}}}$: 평균 전력 소비 – 트랜지스터가 소비하는 평균 전력량
• ${\displaystyle f}$: 동작 주파수 – 트랜지스터가 전환되는 주파수
• ${\displaystyle PD}$: 전력 밀도 – 단위 면적당 전력 소비량

고정 전압 스케일링에서 공급 전압 ${\displaystyle V_{\text{DD}}}$는 스케일링되는 대신(약 5V에서) ${\displaystyle V_{\text{DD}}\propto S^{-1}}$와 같이 일정하게 유지된다. 이로 인해 스케일링 지수가 달라진다. 클록 주파수는 ${\displaystyle S^{1}}$ 대신 ${\displaystyle S^{2}}$에서 더 빠르게 증가하지만, 전력 밀도가 ${\displaystyle PD\propto S^{3}}$로 급격히 증가하는 대가를 치른다.

고정 전압 스케일링은 칩을 냉각하기 너무 어려워진 2005년경 "전력 장벽"에서 끝난 일반적인 스케일링 방식이었다. 또한 일정 공급 전압에서는 필드가 ${\displaystyle S^{1}}$와 같이 증가하고, 오프 전류는 필드에 따라 지수적으로 증가하여 90nm 노드 이후 높은 정적 전력 소비를 초래했다.

유도

데나드의 MOSFET 스케일링 모델은 각 기술 세대마다 다음을 의미한다.

1. 트랜지스터 치수를 -30%(0.7배) 스케일링할 수 있었다. 이는 동시에 다음과 같은 영향을 미친다.
   • 개별 장치의 면적이 51% 감소한다. 왜냐하면 넓이는 길이 곱하기 너비이기 때문이다.
   • 장치와 관련된 정전 용량 ${\displaystyle C}$은 30%(0.7배) 감소한다. 왜냐하면 정전 용량은 면적과 거리에 따라 변하기 때문이다.
   • 전기장을 변경되지 않게 유지하기 위해 전압 ${\displaystyle V}$은 30%(0.7배) 감소한다. 왜냐하면 전압은 전기장 곱하기 길이이기 때문이다.
   • 전류 및 전환 시간과 같은 특성도 정전 용량 및 전압과의 관계로 인해 30% 스케일링된다.
   • 전체 회로 지연은 전환 시간으로 지배되는 것으로 가정되므로, 이 또한 30% 감소한다.
   • 진동수는 지연의 역수에 따라 변하기 때문에 주파수 ${\displaystyle f}$는 약 40%(1.4배) 증가할 수 있다.
2. 개별 트랜지스터의 전력 소비는 51% 감소한다. 왜냐하면 유효 전력은 CV²f이기 때문이다.^[5]
3. 결과적으로 단위 면적당 전력 소비는 모든 기술 세대에서 동일하게 유지된다. 또는 각 세대마다 전력 소비 변화 없이 칩의 트랜지스터 수를 두 배로 늘릴 수 있다.

무어의 법칙 및 컴퓨팅 성능과의 관계

무어의 법칙은 마이크로칩의 트랜지스터 수가 약 2년마다 두 배가 된다고 말한다. 데나드 스케일링과 결합하면 전성비는 더욱 빠르게 성장하여 약 18개월(1.5년)마다 두 배가 된다. 이러한 추세는 때때로 쿠미의 법칙이라고도 불린다. 원래 쿠미는 두 배가 되는 속도가 1.57년이라고 제안했지만,^[6] 최근 추정치는 이것이 둔화되고 있음을 시사한다.^[7]

2006년경 데나드 스케일링의 붕괴

 MOSFET § 스케일링 문서에 이 부분의 추가 정보가 있습니다.

마이크로프로세서 클럭 속도는 발진기가 생성하는 초당 펄스 수를 측정하며, 이는 프로세서의 템포를 설정한다. 헤르츠(초당 펄스) 단위로 측정된다. 전력 장벽이 보인다.

CMOS 회로의 동적(스위칭) 전력 소비는 주파수에 비례한다.^[8] 역사적으로 데나드 스케일링이 제공한 트랜지스터 전력 감소는 제조업체가 전체 회로 전력 소비를 크게 늘리지 않고도 한 세대에서 다음 세대로 클럭 주파수를 크게 높일 수 있도록 했다.

특히 누설 전류와 임계 전압은 크기에 따라 스케일링되지 않으므로 전력 밀도는 스케일링과 함께 증가한다. 이로 인해 결국 너무 높은 전력 밀도가 발생했다. 이것이 "전력 장벽"이며, 이로 인해 인텔은 2004년에 테자스 및 제이호크 프로젝트를 취소했다.^[9]

2005년에서 2007년경부터 데나드 스케일링이 붕괴된 것으로 보인다. 2016년 현재 통합 회로의 트랜지스터 수는 여전히 증가하고 있지만, 그 결과로 인한 성능 향상은 상당한 주파수 증가로 인한 속도 향상보다 더 점진적이다.^[1][10] 붕괴의 주요 원인으로 지적되는 것은 작은 크기에서는 전류 누설이 더 큰 문제를 야기하고 칩을 가열시켜 열폭주의 위협을 만들며, 따라서 에너지 비용을 더욱 증가시킨다는 것이다.^[1][10] 2005년 이후 클럭 주파수는 4GHz에서 정체되었고, CPU당 전력 소비는 TDP 100W에 정체되었다.

데나드 스케일링의 붕괴와 그 결과로 인한 클럭 주파수 증가 불능은 대부분의 CPU 제조업체가 성능 향상의 대안으로 멀티코어 프로세서에 집중하게 만들었다. 코어 수 증가는 많은 (전부는 아니지만 – 암달의 법칙 참조) 워크로드에 도움이 되지만, 여러 코어를 갖는 것에서 발생하는 활성 스위칭 요소의 증가는 여전히 전체 전력 소비를 증가시키고 따라서 CPU 전력 손실 문제를 악화시킨다.^[11][12] 최종 결과는 통합 회로의 일부만이 전력 제약 조건을 위반하지 않고 주어진 시점에 실제로 활성화될 수 있다는 것이다. 나머지 (비활성) 영역은 다크 실리콘이라고 불린다.