登纳德缩放定律

在半导体电子学中，登纳德缩放定律（Dennard scaling），也称为MOSFET缩放，是一种幂定律，其大致表明，随着晶体管尺寸的减小，其功率密度保持不变，因此功率消耗与面积成比例；而无论是电压还是电流都随着长度同比例缩小。^[1][2]该定律最初是针对MOSFET提出的，基于1974年由罗伯特·丹纳德等人合著的论文，故以其命名。^[3]

陈述

对于长沟道MOS晶体管（即一侧显著长于另外两侧的晶体管），在MOS内部电场恒定时，登纳德缩放定律给出^[4]$${\displaystyle L\propto S^{-1},W\propto S^{-1},t_{\text{ox}}\propto S^{-1},V_{\text{DD}}\propto S^{-1},V_{\text{T}}\propto S^{-1},N_{\text{A}}\propto S,}$$其中各参数按因子 ${\displaystyle S}$ 缩放。

性质	符号	表达式	缩放指数（恒场）	缩放指数（定电压)
氧化层电容	${\displaystyle C_{\text{ox}}}$	${\displaystyle \varepsilon _{\text{ox}}/t_{\text{ox}}}$	1	1
器件面积	${\displaystyle A}$	${\displaystyle W\cdot L}$	−2	−2
栅极电容	${\displaystyle C_{\text{g}}}$	${\displaystyle C_{\text{ox}}\cdot W\cdot L}$	−1	−1
传导系数	${\displaystyle K_{\text{n}}}$	${\displaystyle \mu _{\text{n}}C_{\text{ox}}W/L}$	1	1
饱和电流	${\displaystyle I_{\text{on}}}$	${\displaystyle K_{\text{n}}V_{\text{GT}}^{2}}$	−1	1
导通电阻	${\displaystyle R_{\text{on}}}$	${\displaystyle V_{\text{DD}}/I_{\text{on}}}$	0	−1
本征延迟	${\displaystyle t_{\text{pd}}}$	${\displaystyle R_{\text{on}}C_{\text{g}}}$	−1	−2
功率	${\displaystyle P_{\text{av}}}$	${\displaystyle f\cdot C\cdot V_{\text{DD}}^{2}}$	−2	1
功率密度	${\displaystyle PD}$	${\displaystyle P_{\text{av}}/A}$	0	3

符号解释：

• ${\displaystyle S}$：缩放因子——所有器件尺寸与电压的缩放倍数
• ${\displaystyle A}$：晶体管面积
• ${\displaystyle W}$：晶体管沟道宽度
• ${\displaystyle L}$：晶体管沟道长度
• ${\displaystyle C_{\text{ox}}}$：单位面积栅介电层电容
• ${\displaystyle \varepsilon _{\text{ox}}}$：氧化层介电常数
• ${\displaystyle t_{\text{ox}}}$：氧化层厚度
• ${\displaystyle C_{\text{g}}}$：栅极总电容
• ${\displaystyle K_{\text{n}}}$：传导系数参数
• ${\displaystyle \mu _{\text{n}}}$：沟道中电子迁移率
• ${\displaystyle I_{\text{on}}}$：饱和导通电流
• ${\displaystyle V_{\text{GT}}}$：栅极过驱动电压
• ${\displaystyle R_{\text{on}}}$：导通时晶体管等效电阻
• ${\displaystyle V_{\text{DD}}}$：供电电压
• ${\displaystyle t_{\text{pd}}}$：本征开关延迟
• ${\displaystyle P_{\text{av}}}$：平均功耗
• ${\displaystyle f}$：工作频率
• ${\displaystyle PD}$：功率密度

在定电压缩放中，保持 ${\displaystyle V_{\text{DD}}}$ 恒定（约5 V），而不按${\displaystyle V_{\text{DD}}\propto S^{-1}}$缩放。这会导致不同的缩放指数，使时钟频率按${\displaystyle S^{2}}$增长而非${\displaystyle S^{1}}$，但以功率密度迅速上升${\displaystyle PD\propto S^{3}}$为代价。

定电压缩放是直到2005年“功率墙”出现前的主要缩放模式；此时由于散热难题，难以继续提高功率密度。此外，在恒定电压下，电场随${\displaystyle S^{1}}$增长，漏电流会随电场“指数”增长，自90 nm工艺节点以来导致静态功耗大增。

推导

登纳德缩放定律的MOSFET缩放模型表明，每一代工艺可同时实现以下变化：

1. 晶体管尺寸缩小30%（0.7×），同时：
   • 单个器件的面积减少51%，因为面积是长度乘以宽度。
   • 器件相关电容${\displaystyle C}$减少30%（0.7×），因为电容与面积正比、与距离反比。
   • 为保持电场不变，电压${\displaystyle V}$减少30%（0.7×），因为电压是场乘以长度。
   • 电流和开关时间等特性也按30%缩小，源于它们与电容和电压的关系。
   • 整体电路延迟假设由开关时间主导，因此也缩小30%。
   • 频率${\displaystyle f}$可提高约40%（1.4×），因为频率随延迟而变化。
2. 单个晶体管功耗减少51%，因为有功功率为CV²f。^[5]
3. 由此，每单位面积功耗在每代工艺中保持不变。或等效地，每代可在不增加功耗的前提下将芯片上的晶体管数量加倍。

与摩尔定律和计算性能的关系

摩尔定律指出微芯片上晶体管数量约每两年翻一番。结合登纳德缩放定律，这意味着每焦耳的性能增长更快，约每18个月翻一番。这一趋势有时称为库米定律，最初Koomey提出的倍增周期为1.57年，^[6]但近期估算显示该速率有所放缓。^[7]

2006年登纳德缩放定律失效

微处理器主频与核数增长趋势，功率墙可见。

CMOS电路的动态（切换）功耗与频率成正比。^[8]历史上，登纳德缩放定律带来的功率降低使得厂商得以在不显著增加功耗的情况下大幅提升时钟频率。

然而，随着晶体管尺寸继续缩小，漏电流与门限电压不再同速缩放，导致功率密度快速上升，最终形成“功率墙”，促使英特尔于2004年取消了特哈斯与杰伊霍克项目（英语：Tejas and Jayhawk）。^[9]

2005-2007年左右，登纳德缩放定律开始失效。截至2016年，集成电路晶体管数虽仍增长，但性能提升主要来自架构优化而非频率提升。^[10][11]主要原因在于微小尺寸下的漏电问题难以控制，且芯片发热加剧，引发热失控风险，进一步推高能耗。^[1][11]自2005年以来，主频基本停滞在4 GHz，而CPU的功耗停留在约100 W的热设计功耗。

登纳德缩放定律失效及频率增长受限，促使大多数CPU厂商转向多核心处理器以提升性能。尽管更多核心可提高某些（并非所有——参见阿姆达尔定律）工作负载的吞吐量，但活跃开关单元增加也意味着整体功耗上升，加剧了CPU功耗挑战。^[12][13]由此带来的“暗硅（英语：dark silicon）”现象指，在功耗约束下，只有部分芯片区域可同时处于活动状态，其余部分被迫空闲。