高介电常数材料

高κ材料需求

二氧化硅（SiO
2）作為柵氧化層材料已使用數十年。隨着MOSFET尺寸的不斷縮小，為提高（單位面積）柵電容以提升器件性能，二氧化硅柵介質的厚度也在不斷下降。當厚度縮減至2 nm以下時，由於量子穿隧導致的漏電流急劇增加，進而造成高功耗和可靠性降低。用高κ材料替換二氧化硅柵介質後，即可在不增加隧穿漏電的前提下，進一步減薄等效氧化層，實現更高的柵電容。

第一原則

MOSFET中的柵極氧化物可以建模為平行板電容器。忽略Si襯底和柵極的量子力學和耗盡效應，平行板電容器的電容 $C$ 可表示為

MOSFET中的柵氧化層可近似為平行板電容。忽略來自硅基底和柵極的量子效應及耗盡效應，該平行板電容器的電容值 $C$ 為：

C={\frac {\kappa \varepsilon _{0}A}{t}}

其中

$A$ 為電容面積
$κ$ 為材料的相對電容率（二氧化硅約為3.9）
$ε 0$ 為真空電容率
$t$ 為氧化層厚度

由於泄漏限制限制了 $t$ 的進一步降低，因此增加柵極電容的另一種方法是通過用高介電常數材料代替二氧化硅來改變κ。在這種情況下，可以使用更厚的柵極氧化層，這可以減少流過結構的漏電流並提高柵極介電可靠性。

由於無法無限制減薄 $t$ 以避免漏電，可通過用高κ材料增加κ值，在保持或增加電容的同時，允許使用更厚的氧化層以降低漏電流並提升柵介質可靠度。

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柵電容對驅動電流的影響

MOSFET的飽和漏極電流 $I D,Sat$ （在漸進溝道近似下）可表示為：

I_{D,{\text{Sat}}}={\frac {W}{L}}\mu \,C_{\text{inv}}{\frac {(V_{G}-V_{\text{th}})^{2}}{2}}

其中

$W$ 為溝道寬度
$L$ 為溝道長度
$μ$ 為載流子遷移率（此處假設恆定）
$C inv$ 為溝道反型時的柵介電電容密度
$V G$ 為柵極電壓
$V th$ 為閾值電壓

由於 $V G - V th$ 的範圍受限於可靠性及室溫操作，且閾值電壓難以下降至約200 mV以下（否則氧化層漏電和亞閾態導通會導致靜態功耗過高）（參見2006年國際半導體技術路線圖^[1]；以及Roy等人^[2]），故要提升 $I D,sat$ ，只能通過縮短溝道長度或增大柵介電電容來實現。

材料及考量

用其他材料替代二氧化硅柵介質會增加製造複雜度。二氧化硅可通過熱氧化（英語：Thermal oxidation）在硅表面原位生成，具有均勻且高質量的界面。因而研究聚焦於尋找既具高介電常數，又能與現有工藝兼容的材料。其他關鍵考量包括與硅的能帶對齊（影響漏電流）、薄膜形貌、熱穩定性、對溝道載流子遷移率的影響，以及薄膜/界面缺陷最小化。已被廣泛研究的材料有硅酸鉿、硅酸鋯、二氧化鉿和二氧化鋯，通常採用原子層沉積法製備。

高κ介電材料中的缺陷態會顯著影響電性能，可通過零偏置熱激勵電流譜、零溫度梯度零偏置熱激勵電流譜^[3]^[4]或非彈性電子隧穿譜（英語：Inelastic electron tunneling spectroscopy）等方法測量。

工業應用

自1990年代以來，業界已在柵介質中引入氧氮化硅（英語：Silicon oxynitride），即在傳統的二氧化硅中摻入少量氮，以略微提高介電常數並抑制摻雜物通過柵介質的擴散。

2000年，美光科技的Gurtej Singh Sandhu與Trung T. Doan率先開發了用於DRAM的原子層沉積高κ薄膜工藝，推動了90納米製程節點半導體存儲器的經濟化實現^[5]^[6]

2007年初，英特爾宣布在45納米製程中與金屬柵配套部署基於鉿的高介電常數材料，並已在代號「Penryn」的2007年處理器系列中出貨^[7]^[8]；同時，IBM也宣布將在2008年部分產品中採用基於鉿的高介電常數材料，最可能的介電材料是氮化鉿硅酸鹽（HfSiON）。HfO
2和HfSiO在摻雜活化退火過程中易結晶。日本電氣電子公司也在其55 nm 「UltimateLowPower」工藝中應用了HfSiON介電^[9]。不過，隨着鉿含量增加，陷阱相關漏電隨器件應力和壽命增長而加劇。儘管如此，未來高介電常數材料是否以鉿為基礎尚無定論。2006年國際半導體技術路線圖預測，高介電常數材料將在2010年前後普遍應用於行業中。