時序收斂

時序收斂（英語：Timing closure）是現場可程式化邏輯閘陣列、特定應用積體電路等積體電路設計過程中，調整、修改設計，從而使得所設計的電路滿足時序要求的過程。為了完成上述過程，工程師常常需要在電子設計自動化工具輔助下工作。「時序收斂」一詞有時也用於表達這些要求最終被滿足的狀態。