공핍형 부하 NMOS 논리

집적 회로에서 공핍형 부하 NMOS 논리(Depletion-load NMOS logic)는 이전 NMOS (n형 금속 산화물 반도체) 논리 제품군이 여러 전원 전압을 필요로 했던 것과 달리 단일 전원 전압만 사용하는 논리 제품군의 한 형태이다. 이러한 집적 회로를 제조하려면 추가적인 처리 단계가 필요했지만, 향상된 스위칭 속도와 추가 전원 공급 장치의 제거로 인해 이 논리 제품군은 많은 마이크로프로세서 및 기타 논리 요소에 선호되는 선택이 되었다.

NAND 게이트를 구성하는 공핍형 부하 및 두 개의 인핸스먼트 모드 NMOS 트랜지스터.

공핍형 모드 n형 MOSFET를 부하 트랜지스터로 사용하면 단일 전압 작동이 가능하며 인핸스먼트 모드 장치만 사용하는 것보다 더 빠른 속도를 얻을 수 있다. 이는 부분적으로 공핍형 모드 MOSFET가 더 단순한 인핸스먼트 모드 트랜지스터보다 더 나은 전류원 근사치를 제공할 수 있기 때문이다. 특히 추가 전압을 사용할 수 없는 경우 (초기 PMOS 및 NMOS 칩이 여러 전압을 요구했던 이유 중 하나).

제조 공정에 공핍형 모드 NMOS 트랜지스터를 포함하려면 더 단순한 인핸스먼트 부하 회로에 비해 추가 제조 단계가 필요했다. 이는 공핍형 부하 장치가 문턱 전압을 조정하기 위해 부하 트랜지스터 채널 영역의 도펀트 양을 늘려서 형성되기 때문이다. 이는 일반적으로 이온 주입을 사용하여 수행된다.

CMOS 공정이 1980년대에 대부분의 NMOS 설계를 대체했지만, 일부 공핍형 부하 NMOS 설계는 여전히 생산되고 있으며, 일반적으로 최신 CMOS와 함께 생산된다. 한 예로 Z84015^[1]와 Z84C15가 있다.^[2]

역사 및 배경

 NMOS 논리 § 역사 문서를 참고하십시오.

1959년 벨 연구소에서 무함마드 아탈라와 강대원이 MOSFET를 발명한 후, 그들은 1960년에 MOSFET 기술을 시연했다.^[3] 그들은 PMOS와 NMOS 장치를 모두 20 μm 공정으로 제조했다. 그러나 NMOS 장치는 비실용적이었고 PMOS 유형만 실용적인 작동 장치였다.^[4]

1965년, 페어차일드 반도체의 치탕 사, 오토 레이스티코 및 A.S. 그로브는 채널 길이가 8 μm에서 65 μm 사이인 여러 NMOS 장치를 제조했다.^[5] IBM의 데일 L. 크리치로와 로버트 H. 데나드도 1960년대에 NMOS 장치를 제조했다. 최초의 IBM NMOS 제품은 1970년대 초에 대규모 제조에 들어간 1kb 데이터와 50–100 ns 액세스 타임을 가진 메모리 칩이었다. 이는 1970년대에 MOS 반도체 메모리가 이전 바이폴라 및 페라이트 코어 메모리 기술을 대체하는 계기가 되었다.^[6]

실리콘 게이트

1960년대 후반에는 접합형 트랜지스터가 당시 사용되던 (p-채널) MOS 트랜지스터보다 빠르고 신뢰성이 높았지만, 훨씬 더 많은 전력을 소비하고 더 많은 면적을 필요로 했으며 더 복잡한 제조 공정을 요구했다. MOS IC는 흥미롭지만 저전력 애플리케이션과 같은 틈새 시장을 제외하고는 빠른 바이폴라 회로를 대체하기에는 부적절하다고 여겨졌다. 저속의 한 가지 이유는 MOS 트랜지스터가 게이트가 알루미늄으로 만들어져 당시의 제조 공정을 사용할 때 상당한 기생 용량이 발생했기 때문이다. 다결정 실리콘으로 된 게이트를 가진 트랜지스터의 도입 (1970년대 중반부터 2000년대 초반까지 사실상의 표준이 됨)은 이러한 단점을 줄이기 위한 중요한 첫걸음이었다. 이 새로운 자기정렬 실리콘 게이트 트랜지스터는 페데리코 파진이 1968년 초 페어차일드 반도체에서 도입했다. 이것은 IC의 일부로 제조될 수 있는 (그리고 개별 소자로만 제조될 수 있는 것이 아닌) 더 낮은 기생 용량을 가진 트랜지스터에 대한 존 C. 사라체, 톰 클라인, 로버트 W. 바워 (1966~67년경)의 아이디어와 작업의 개선 (및 최초의 작동 구현)이었다. 이 새로운 유형의 pMOS 트랜지스터는 알루미늄 게이트 pMOS 트랜지스터보다 3~5배 빠르고 (와트당), 면적이 적고, 누설이 훨씬 적으며 신뢰성이 높았다. 같은 해, 파진은 새로운 트랜지스터 유형을 사용하여 최초의 IC인 페어차일드 3708 (복호화 기능을 갖춘 8비트 아날로그 멀티플렉서)을 구축했으며, 이는 금속 게이트 제품에 비해 성능이 크게 향상되었음을 보여주었다. 10년도 채 되지 않아 실리콘 게이트 MOS 트랜지스터는 복잡한 디지털 IC의 주요 수단으로서 바이폴라 회로를 대체했다.

NMOS 및 백 게이트 바이어스

PMOS와 관련된 몇 가지 단점이 있다. PMOS 트랜지스터의 전하(전류) 캐리어인 양공은 NMOS 트랜지스터의 전하 캐리어인 전자보다 이동성이 낮으며(약 2.5 대 1), 또한 PMOS 회로는 DTL 논리 및 TTL 논리(7400 시리즈)와 같은 저전압 양논리와 쉽게 인터페이스되지 않는다. 그러나 PMOS 트랜지스터는 비교적 만들기 쉽기 때문에 먼저 개발되었다. 에칭 화학물질 및 기타 원천의 게이트 산화막의 이온 오염은 (전자 기반) NMOS 트랜지스터가 꺼지는 것을 매우 쉽게 방지할 수 있는 반면, (양공 기반) PMOS 트랜지스터의 영향은 훨씬 덜 심각하다. 따라서 NMOS 트랜지스터의 제조는 작동 장치를 생산하기 위해 바이폴라 공정보다 훨씬 더 깨끗해야 한다.

NMOS 집적 회로(IC) 기술에 대한 초기 연구는 1969년 ISSCC에서 IBM의 짧은 논문에서 발표되었다. 휴렛 팩커드는 계산기 사업에서 유망한 속도와 쉬운 인터페이스를 얻기 위해 NMOS IC 기술 개발을 시작했다.^[7] HP의 톰 해즈웰은 결국 더 순수한 원재료(특히 상호 연결용 알루미늄)를 사용하고, 게이트 문턱을 충분히 크게 만들기 위해 바이어스 전압을 추가함으로써 많은 문제를 해결했다. 이 백 게이트 바이어스는 이온 주입 개발 전까지 게이트의 (주로) 나트륨 오염물에 대한 사실상의 표준 솔루션으로 남아 있었다(아래 참조). 이미 1970년까지 HP는 충분히 좋은 nMOS IC를 만들었고, 데이브 메이틀랜드가 1970년 12월호 Electronics 잡지에 nMOS에 대한 기사를 쓸 수 있을 정도로 충분히 특성화했다. 그러나 NMOS는 1973년까지 나머지 반도체 산업에서는 드물었다.^[8]

생산 준비가 완료된 NMOS 공정 덕분에 HP는 업계 최초의 4kbit IC ROM을 개발할 수 있었다. 모토로라는 결국 이러한 제품의 제2 공급업체 역할을 했으며, 휴렛 팩커드 덕분에 NMOS 공정을 숙달한 최초의 상업용 반도체 공급업체 중 하나가 되었다. 얼마 후, 신생 기업인 인텔은 허니웰을 위한 맞춤형 제품으로 개발된 1kbit pMOS DRAM인 1102를 발표했다(그들의 메인프레임에서 자기 코어 메모리를 대체하려는 시도). 9800 시리즈 계산기에 유사하지만 더 견고한 제품을 원했던 HP의 계산기 엔지니어들은 4kbit ROM 프로젝트에서 얻은 IC 제조 경험을 인텔 DRAM의 신뢰성, 작동 전압 및 온도 범위를 개선하는 데 기여했다. 이러한 노력은 크게 향상된 인텔 1103 1kbit pMOS DRAM에 기여했으며, 이는 세계 최초의 상업적으로 이용 가능한 DRAM IC였다. 1970년 10월에 공식적으로 출시되었으며, 인텔의 첫 번째 진정한 성공적인 제품이 되었다.^[9]

공핍형 모드 트랜지스터

공핍형 모드 MOSFET의 특성

초기 MOS 논리는 하나의 트랜지스터 유형을 가지고 있었는데, 이는 논리 스위치 역할을 할 수 있는 인핸스먼트 모드였다. 적합한 저항기를 만들기 어려웠기 때문에 논리 게이트는 포화 부하를 사용했다. 즉, 한 유형의 트랜지스터가 부하 저항기 역할을 하도록 트랜지스터의 게이트를 전원 공급 장치에 항상 연결하여 켜지도록 해야 했다 (PMOS 논리의 경우 더 낮은 전압, NMOS 논리의 경우 더 높은 전압). 그렇게 연결된 장치의 전류는 부하 전체의 전압 제곱에 비례하므로, 풀다운될 때 전력 소비에 비해 풀업 속도가 좋지 않다. (전류가 전압에 단순히 비례하는) 저항기가 더 좋을 것이고, (전류가 전압과 독립적으로 고정된) 전류원은 훨씬 더 좋을 것이다. 게이트가 반대 전원 레일에 연결된 공핍형 모드 장치는 인핸스먼트 모드 장치보다 훨씬 더 나은 부하이며, 저항기와 전류원 사이 어딘가에서 작동한다.

최초의 공핍형 부하 NMOS 회로는 DRAM 제조업체인 모스텍이 개척하고 만들었으며, 1975~76년에 원래 자일로그 Z80 설계에 공핍형 모드 트랜지스터를 사용할 수 있도록 했다.^[10] 모스텍은 확산 방법으로는 불가능한 더 정밀한 도핑 프로파일을 생성하는 데 필요한 이온 주입 장비를 보유하고 있었으므로, 부하 트랜지스터의 문턱 전압을 안정적으로 조정할 수 있었다. 인텔에서는 1974년에 페데리코 파진(전 페어차일드 엔지니어이자 나중에 자일로그의 창립자)이 공핍형 부하를 도입했다. 공핍형 부하는 당시 인텔의 가장 중요한 제품 중 하나인 +5V 전용 1Kbit NMOS SRAM인 2102(6000개 이상의 트랜지스터^[11] 사용)의 재설계에 처음 적용되었다. 이 재설계의 결과는 현저히 빨라진 2102A였는데, 이 칩의 최고 성능 버전은 액세스 시간이 100ns 미만이어서 MOS 메모리를 바이폴라 RAM 속도에 처음으로 근접시켰다.^[12]

공핍형 부하 NMOS 공정은 다른 여러 제조업체에서도 인기가 많은 8비트, 16비트, 32비트 CPU의 여러 버전을 생산하는 데 사용되었다. 인핸스먼트 모드 MOSFET를 부하로 사용하는 초기 PMOS 및 NMOS CPU 설계와 마찬가지로, 공핍형 부하 nMOS 설계는 일반적으로 (정적 게이트뿐만 아니라) 다양한 유형의 동적 논리 또는 동적 클럭드 래치로 사용되는 패스 트랜지스터를 채택했다. 이러한 기술은 속도에 미치는 영향은 복잡하지만 면적 효율성을 상당히 높일 수 있다. 공핍형 부하 NMOS 회로로 제작된 프로세서에는 6800 (후기 버전^[13]), 6502, Signetics 2650, 8085, 6809, 8086, Z8000, NS32016 등이 포함된다 (아래 HMOS 프로세서가 특수한 경우로 포함되는지 여부와 관계없이).

또한 많은 지원 및 주변 IC가 (종종 정적) 공핍형 부하 기반 회로를 사용하여 구현되었다. 그러나 바이폴라 7400 시리즈 및 CMOS 4000 시리즈와 같은 표준화된 논리 제품군은 NMOS에는 없었지만, 여러 제2 공급업체가 있는 설계는 종종 사실상의 표준 부품 지위를 획득했다. 한 예로 원래 8085 주변 칩으로 의도되었던 NMOS 8255 PIO 설계는 Z80 및 x86 임베디드 시스템과 다른 많은 상황에서 수십 년 동안 사용되어 왔다. 최신 저전력 버전은 7400 시리즈와 유사하게 CMOS 또는 BiCMOS 구현으로 제공된다.

인텔 HMOS

인텔 자체의 공핍형 부하 NMOS 공정은 고밀도, 단채널 MOS를 의미하는 HMOS로 알려졌다. 첫 번째 버전은 1976년 후반에 도입되었으며 처음에는 정적 램 제품에 사용되었고,^[14] 곧 8085, 8086 및 기타 칩의 더 빠르고/또는 더 적은 전력을 소비하는 버전에 사용되었다.

HMOS는 계속 개선되어 4개의 뚜렷한 세대를 거쳤다. 인텔에 따르면, HMOS II (1979)는 다른 일반적인 동시대의 공핍형 부하 NMOS 공정보다 밀도가 두 배, 속도/전력 제품이 네 배 향상되었다고 한다.^[15] 이 버전은 모토로라가 모토로라 68000에 사용하고 코모도르 반도체 그룹이 다이-슈링크된 MOS 6502인 MOS Technology 8502에 사용하는 등 많은 제3자에 의해 널리 라이선스되었다.

원래 HMOS 공정(나중에 HMOS I으로 지칭됨)은 채널 길이가 3미크론이었는데, HMOS II에서는 2미크론으로, HMOS III에서는 1.5미크론으로 줄었다. 1982년 HMOS III가 도입될 무렵, 인텔은 HMOS 라인의 설계 요소를 사용하는 CMOS 공정인 CHMOS 공정으로 전환하기 시작했다. 시스템의 마지막 버전인 HMOS-IV가 출시되었다. HMOS 라인의 중요한 장점은 각 세대가 기존 레이아웃을 주요 변경 없이 다이-슈링크할 수 있도록 의도적으로 설계되었다는 것이다. 레이아웃이 변경됨에 따라 시스템이 작동하도록 다양한 기술이 도입되었다.^[16][17]

HMOS, HMOS II, HMOS III 및 HMOS IV는 8085, 8048, 8051, 8086, 80186, 80286 등 다양한 프로세서에 사용되었을 뿐만 아니라 여러 세대의 동일한 기본 설계에도 사용되었다. 데이터시트를 참조하라.

추가 개발

1980년대 중반, 인텔의 CHMOS I, II, III, IV 등과 같은 유사한 HMOS 공정 기술을 사용하는 더 빠른 CMOS 변형이 i386 및 특정 마이크로컨트롤러와 같은 애플리케이션에 n채널 HMOS를 대체하기 시작했다. 몇 년 후인 1980년대 후반에는 고성능 마이크로프로세서뿐만 아니라 고속 아날로그 회로에도 BiCMOS가 도입되었다. 오늘날, 널리 사용되는 7400 시리즈를 포함한 대부분의 디지털 회로는 다양한 토폴로지를 사용하는 다양한 CMOS 공정을 사용하여 제조된다. 이는 속도를 향상하고 다이 면적(트랜지스터 및 배선)을 절약하기 위해 고속 CMOS 설계가 일반적인 저속 저전력 CMOS 회로(1960년대 및 1970년대 유일한 CMOS 유형)의 상보적 정적 게이트 및 전송 게이트 외에 다른 요소를 종종 사용한다는 것을 의미한다. 이러한 방법은 래치, 디코더, 멀티플렉서 등과 같은 칩의 더 큰 빌딩 블록을 구성하기 위해 상당한 양의 동적 회로를 사용하며, 1970년대에 NMOS 및 PMOS 회로를 위해 개발된 다양한 동적 방법론에서 발전했다.

CMOS와의 비교

정적 CMOS와 비교할 때, 모든 NMOS(및 PMOS) 변형은 정상 상태에서 상대적으로 전력 소모가 많다. 이는 부하 트랜지스터가 저항기로 작동하는 방식에 의존하기 때문이다. 여기서 정지 전류는 출력에서 가능한 최대 부하뿐만 아니라 게이트의 속도(다른 요인이 일정할 경우)를 결정한다. 이는 출력 상태가 변경될 때 p- 및 n-트랜지스터가 잠시 동시에 전도할 때 발생하는 과도 전력 소모에만 기인하는 정적 CMOS 회로의 전력 소비 특성과 대조된다. 그러나 이는 단순화된 관점이며, 더 완전한 그림에는 순수 정적 CMOS 회로조차도 현대의 미세 기하학에서 상당한 누설을 가지고 있다는 사실과 현대 CMOS 칩이 종종 의사 nMOS 회로가 포함된 동적 및 도미노 논리를 포함한다는 사실도 포함되어야 한다.^[18]

이전 NMOS 유형으로부터의 발전

공핍형 부하 공정은 1을 나타내는 Vdd 전압원이 각 게이트에 연결되는 방식에서 이전 공정과 다르다. 두 기술 모두에서 각 게이트는 영구적으로 켜져 있고 Vdd에 연결된 하나의 NMOS 트랜지스터를 포함한다. 0에 연결되는 트랜지스터가 꺼지면 이 풀업 트랜지스터는 기본적으로 출력을 1로 결정한다. 표준 NMOS에서 풀업은 논리 스위치에 사용되는 것과 동일한 종류의 트랜지스터이다. 출력 전압이 Vdd보다 작은 값에 접근하면 점차적으로 자체적으로 꺼진다. 이는 0에서 1로의 전환 속도를 늦춰 회로를 느리게 만든다. 공핍형 부하 공정은 이 트랜지스터를 게이트가 소스에 직접 연결된 일정한 게이트 바이어스를 가진 공핍형 모드 NMOS로 대체한다. 이 대체 유형의 트랜지스터는 출력이 1에 접근할 때까지 전류원 역할을 하다가 저항기 역할을 한다. 그 결과 0에서 1로의 전환이 더 빨라진다.

정적 전력 소비

포화 인핸스먼트 모드 부하 장치를 갖춘 NMOS NAND 게이트. 인핸스먼트 장치는 비포화 구성에서 더 양의 게이트 바이어스와 함께 사용될 수도 있는데, 이는 전력 효율적이지만 높은 게이트 전압과 더 긴 트랜지스터를 필요로 한다. 어느 쪽도 공핍형 부하만큼 전력 효율적이거나 작지 않다.

공핍형 부하 회로는 동일한 속도에서 인핸스먼트 부하 회로보다 전력을 덜 소비한다. 두 경우 모두 1로의 연결은 항상 활성 상태이며, 0으로의 연결도 활성 상태일 때도 마찬가지이다. 이로 인해 정적 전력 소비가 높다. 낭비되는 양은 풀업의 강도 또는 물리적 크기에 따라 달라진다. (인핸스먼트 모드) 포화 부하 및 공핍형 모드 풀업 트랜지스터는 출력이 0에서 안정적일 때 가장 많은 전력을 소비하므로 이 손실은 상당하다. 공핍형 모드 트랜지스터의 강도는 1에 접근할 때 덜 떨어지므로, 전환 시작 시 및 정상 상태에서 더 적은 전류를 전도함에도 불구하고 더 느리게 시작해도 더 빠르게 1에 도달할 수 있다.