CMOS

상보형 금속 산화물 반도체(Complementary metal–oxide–semiconductor, CMOS, "시모스"로 발음, /siːmɑːs/, /-ɒs/)는 논리 기능을 위해 p형 및 n형 MOSFET의 상보적이고 대칭적인 쌍을 사용하는 금속-산화물-반도체 전계효과 트랜지스터 (MOSFET) 제조 공정의 일종이다.^[1] CMOS 기술은 마이크로프로세서, 마이크로컨트롤러, 메모리 칩, 기타 디지털 회로를 포함한 집적 회로 (IC) 칩을 만드는 데 사용된다. CMOS는 1980년대에 VLSI (초고밀도 집적회로) 칩의 지배적인 MOSFET 제조 공정으로 NMOS 논리를 능가했으며, 동시에 이전의 트랜지스터-트랜지스터 논리 (TTL) 기술을 대체했다. 이후 CMOS는 MOSFET 반도체 소자의 표준 제조 공정으로 남아 있다. 2011년 기준^[update], 대부분의 디지털, 아날로그 및 혼합 신호 IC를 포함한 IC 칩의 99%가 CMOS 기술을 사용하여 제조되었다.^[2]

CMOS 인버터 (NOT 게이트)

1948년 바딘과 브래튼은 반전층이 있는 절연 게이트 트랜지스터(IGFET) 특허를 받았다. 바딘의 개념은 오늘날 CMOS 기술의 기반을 이룬다. CMOS 공정은 페어차일드 반도체의 프랭크 완라스와 지탕 샤가 1963년 국제 고체 회로 학회에서 발표했다. 완라스는 나중에 CMOS 회로에 대한 미국 특허 3,356,858을 출원했고 1967년에 승인되었다. RCA는 1960년대 후반에 "COS-MOS"라는 상표로 이 기술을 상용화하여 다른 제조업체들이 다른 이름을 찾게 만들었고, 1970년대 초에는 "CMOS"가 이 기술의 표준 이름이 되었다. CMOS 소자의 두 가지 중요한 특성은 높은 노이즈 내성과 낮은 정적 전력 소비이다.^[3] MOSFET 쌍 중 한 트랜지스터가 항상 꺼져 있기 때문에, 직렬 조합은 켜짐 및 꺼짐 상태 사이를 전환하는 동안에만 순간적으로 상당한 전력을 소비한다. 결과적으로 CMOS 소자는 상태 변화가 없을 때도 일반적으로 일부 대기 전류를 갖는 NMOS 논리 또는 트랜지스터-트랜지스터 논리 (TTL)와 같은 다른 형태의 논리보다 폐열을 덜 발생시킨다. 이러한 특성 덕분에 CMOS는 칩에 고밀도의 논리 기능을 집적할 수 있다. 주로 이러한 이유로 CMOS는 VLSI 칩에 가장 널리 사용되는 기술이 되었다.

"금속-산화물-반도체"라는 문구는 금속 게이트 전극이 산화물 절연체 위에 놓여 있고, 그 산화물 절연체가 다시 반도체 재료 위에 놓여 있는 MOS 장효과 트랜지스터의 물리적 구조를 나타낸다. 한때 알루미늄이 사용되었지만 현재는 폴리실리콘이 사용된다. IBM과 인텔이 45 나노미터 노드 및 더 작은 크기에 대해 발표한 것처럼, CMOS 공정에서 고유전율 유전체 재료의 출현과 함께 다른 금속 게이트가 다시 등장했다.^[4]

CMOS 기술은 이미지 센서 (CMOS 센서), 데이터 컨버터, RF 회로 (RF CMOS), 다양한 유형의 통신을 위한 고집적 무선 송수신기와 같은 아날로그 회로에도 사용된다.

역사

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프로쉬와 데릭이 만든 트랜지스터 소자 중 하나의 1957년 다이어그램^[5]

상보적 대칭 원리는 1953년 조지 시클라이에 의해 처음 소개되었고, 그는 여러 상보적 바이폴라 회로에 대해 논했다. 역시 RCA (기업) 소속이었던 폴 와이머는 1962년에 CMOS와 밀접한 관련이 있는 박막 트랜지스터 (TFT) 상보형 회로를 발명했다. 그는 상보형 플립플롭 및 인버터 회로를 발명했지만, 더 복잡한 상보형 논리에서는 작업하지 않았다. 그는 p-채널 및 n-채널 TFT를 동일한 기판의 회로에 배치할 수 있었던 최초의 인물이었다. 3년 전, 존 T. 월마크와 샌포드 M. 마커스는 상보형 메모리 회로를 포함하여 JFET를 사용하여 집적 회로로 구현된 다양한 복잡한 논리 함수를 발표했다. 프랭크 완라스는 RCA에서 와이머가 수행한 작업을 잘 알고 있었다.^{[6][7][8][9][10][11]}

1955년 칼 프로쉬와 링컨 데릭은 우연히 실리콘 웨이퍼 위에 이산화 규소 층을 성장시켜 표면 부동화 효과를 관찰했다.^[12] 1957년까지 프로쉬와 데릭은 마스킹 및 사전 증착을 사용하여 실리콘 트랜지스터를 제조할 수 있었다. 그들은 이산화 규소가 도펀트가 웨이퍼로 확산되는 것을 방지하고, 공정 중 열로 인한 손상으로부터 웨이퍼를 절연한다는 것을 보여주었다.^[12][13] J.R. 리겐자와 W.G. 스피처는 열산화막 형성 메커니즘을 연구하고 1960년에 고품질 Si/SiO₂ 스택을 제작했다.^[14][15][16]

나노와이어 MOSFET에서 반전 채널(전자 밀도) 형성 및 문턱 전압 (IV) 달성 시뮬레이션. 이 소자의 문턱 전압은 약 0.45V이다.

이 연구에 이어, 무함마드 아탈라와 강대원은 1959년에 실리콘 MOS 트랜지스터를 제안했고^[17] 1960년에 벨 연구소 팀과 함께 작동하는 MOS 소자를 성공적으로 시연했다.^[18][19] 그들의 팀에는 장치를 제작한 E. E. 라바테와 E. I. 포빌로니스; 확산 공정을 개발한 M. O. 서스턴, L. A. 다사로, J. R. 리겐자; 장치를 특성화한 H. K. 검멜과 R. 린드너가 포함되어 있었다.^[20][21] 원래 두 가지 유형의 MOSFET 논리가 있었다: PMOS (p형 MOS) 및 NMOS (n형 MOS).^[22]

1948년에 바딘과 브래튼은 MOSFET의 전신인 역전층을 가진 절연 게이트 FET(IGFET)의 특허를 받았다. 바딘의 특허와 역전층의 개념은 오늘날 CMOS 기술의 기반을 이룬다.^[23] PMOS와 NMOS 공정을 모두 결합한 새로운 유형의 MOSFET 논리가 페어차일드의 지탕 샤와 프랭크 완라스에 의해 개발되었는데, 이를 상보형 MOS(CMOS)라고 불렀다. 1963년 2월, 그들은 이 발명을 연구 논문으로 발표했다.^[24][25] 연구 논문과 완라스가 출원한 특허 모두에서 CMOS 소자의 제조는 드레인 접촉부와 소스 접촉부 사이에 이산화 규소 층을 생성하기 위한 실리콘 기판의 열산화를 기반으로 개요되었다.^[26][25]

CMOS는 1960년대 후반 RCA (기업)에 의해 상용화되었다. RCA는 집적 회로 (IC) 설계를 위해 CMOS를 채택하여 1965년 미국 공군 컴퓨터용 CMOS 회로를 개발하고 1968년에는 288비트 CMOS SRAM 메모리 칩을 개발했다.^[24] RCA는 1968년에 4000 시리즈 집적회로에도 CMOS를 사용했으며, 20 μm 반도체 제조 공정으로 시작하여 다음 몇 년 동안 점차 10 µm 공정으로 확장했다.^[27]

CMOS 기술은 처음에는 당시 더 강력했던 NMOS에 비해 미국 반도체 산업에서 간과되었다. 그러나 CMOS는 낮은 전력 소비로 인해 일본 반도체 제조업체에 의해 빠르게 채택되고 더욱 발전되어 일본 반도체 산업의 성장을 이끌었다.^[28] 도시바는 1969년 일반 CMOS보다 낮은 전력 소비와 빠른 동작 속도를 가진 회로 기술인 C²MOS (클록 CMOS)를 개발했다. 도시바는 C²MOS 기술을 사용하여 1971년에 개발되고 1972년에 출시된 샤프 (기업)의 엘시 미니 발광 다이오드 포켓 계산기용 LSI 칩을 개발했다.^[29] 스와 세이코샤 (현재 세이코홀딩스)는 1969년 세이코 쿼츠 시계용 CMOS IC 칩 개발을 시작했으며, 1971년 세이코 아날로그 쿼츠 38SQW 시계를 출시하며 양산에 들어갔다.^[30] 최초의 양산 CMOS 소비자 전자 제품은 1970년에 출시된 해밀턴 펄사 "손목 컴퓨터" 디지털 시계였다.^[31] 낮은 전력 소비로 인해 CMOS 논리는 1970년대부터 계산기와 시계에 널리 사용되었다.^[32]

초기 마이크로프로세서는 1970년대 초 PMOS 프로세서였으며, 초기 마이크로프로세서 산업을 지배했다. 1970년대 후반까지 NMOS 마이크로프로세서가 PMOS 프로세서를 추월했다.^[33] CMOS 마이크로프로세서는 1975년 인터실 6100^[33]과 RCA CDP 1801과 함께 도입되었다.^[34] 그러나 CMOS 프로세서는 1980년대까지 지배적이지 않았다.^[33]

CMOS는 초기에는 NMOS 논리보다 느렸기 때문에 1970년대에는 NMOS가 컴퓨터에 더 널리 사용되었다.^[32] 인텔 5101 (1kb SRAM) CMOS 메모리 칩 (1974)의 액세스 타임은 800ns이었고,^[35][36] 당시 가장 빠른 NMOS 칩인 인텔 2147 (4kb SRAM) HMOS 메모리 칩 (1976)의 액세스 타임은 55/70ns이었다.^[32][36] 1978년, 도시히로 마수하라가 이끄는 히타치 제작소 연구팀은 3 µm 공정으로 제조된 HM6147 (4kb SRAM) 메모리 칩과 함께 트윈웰 Hi-CMOS 공정을 도입했다.^[32][37][38] 히타치 HM6147 칩은 인텔 2147 HMOS 칩과 동일한 성능 (55/70ns 액세스)을 달성할 수 있었고, HM6147은 2147 (110mA)보다 훨씬 적은 전력 (15mA)을 소비했다. 비슷한 성능과 훨씬 적은 전력 소비로 인해 트윈웰 CMOS 공정은 1980년대 컴퓨터의 가장 일반적인 반도체 제조 공정으로 NMOS를 결국 추월했다.^[32]

1980년대에 CMOS 마이크로프로세서가 NMOS 마이크로프로세서를 추월했다.^[33] 1989년 목성 궤도에 진입한 NASA의 갈릴레오 우주선은 낮은 전력 소비로 인해 RCA 1802 CMOS 마이크로프로세서를 사용했다.^[31]

인텔은 1983년에 CMOS 반도체 제조를 위한 1.5 µm 공정을 도입했다.^[39] 1980년대 중반, IBM의 비잔 다바리는 고성능, 저전압, 딥 서브마이크론 CMOS 기술을 개발하여 더 빠른 컴퓨터뿐만 아니라 휴대용 컴퓨터 및 배터리 구동 핸드헬드 전자 기기의 개발을 가능하게 했다.^[40] 1988년 다바리는 고성능 250 나노미터 CMOS 공정을 시연하는 IBM 팀을 이끌었다.^[41]

후지쯔는 1987년에 700nm CMOS 공정을 상용화했고,^[39] 히타치 제작소, 미쓰비시 전기, NEC, 도시바는 1989년에 500nm CMOS를 상용화했다.^[42] 1993년에는 소니그룹이 350nm CMOS 공정을 상용화했고, 히타치와 NEC는 250nm CMOS를 상용화했다. 히타치는 1995년에 160nm CMOS 공정을 도입했고, 미쓰비시는 1996년에 150nm CMOS를, 그리고 삼성전자는 1999년에 140nm CMOS를 도입했다.^[42]

2000년, 구르테즈 싱 산두와 마이크론 테크놀로지의 트룽 T. 도안은 원자층 증착 고유전율 유전체 박막을 발명하여 비용 효율적인 90 나노미터 CMOS 공정 개발로 이어졌다.^[40][43] 도시바와 소니는 2002년에 65 nm CMOS 공정을 개발했고,^[44] TSMC는 2004년에 45 nm CMOS 로직 개발을 시작했다.^[45] 마이크론 테크놀로지의 구르테즈 싱 산두가 피치 더블 패터닝을 개발하면서 2000년대에 30nm급 CMOS가 개발되었다.^[40]

CMOS는 대부분의 현대 LSI 및 VLSI 장치에 사용된다.^[32] 2010년 현재, 매년 최고의 전성비를 가진 CPU는 1976년부터 CMOS 정적 논리였다. 2019년 현재 평면 CMOS 기술은 여전히 가장 일반적인 형태의 반도체 소자 제조이지만, 20nm 미만의 반도체 노드를 제조할 수 있는 비평면 핀펫 기술로 점차 대체되고 있다.^[46]

기술적 세부 사항

 반도체 제조 공정 문서에 이 부분의 추가 정보가 있습니다.

"CMOS"는 특정 스타일의 디지털 회로 설계와 해당 회로를 집적 회로(칩)에 구현하는 데 사용되는 프로세스 패밀리를 모두 지칭한다. CMOS 회로는 저항 부하가 있는 논리 계열보다 적은 전력을 소모한다. 이러한 장점이 증가하고 중요해지면서 CMOS 공정과 변형이 지배적이 되었으므로, 대부분의 현대 집적 회로 제조는 CMOS 공정에서 이루어진다.^[47] CMOS 논리는 NMOS 논리 전력의 약 7분의 1,^[32] 바이폴라 트랜지스터-트랜지스터 논리 (TTL) 전력의 약 천만 분의 1을 소비한다.^[48][49]

CMOS 회로는 p형 및 n형 금속 산화물 반도체 전계효과 트랜지스터 (MOSFET)의 조합을 사용하여 논리 회로 및 기타 디지털 회로를 구현한다. CMOS 논리는 시연을 위해 개별 소자로 구현될 수 있지만, 상업용 CMOS 제품은 직경 10mm에서 400mm² 사이의 직사각형 규소 조각 위에 수십억 개의 양극성 트랜지스터로 구성된 집적 회로이다.

CMOS는 항상 모든 강화 모드 MOSFET을 사용한다 (즉, 게이트-소스 전압이 0이면 트랜지스터가 꺼진다).^[50]

반전

CMOS 회로는 모든 p형 금속 산화물 반도체 (PMOS) 트랜지스터가 전압 소스 또는 다른 PMOS 트랜지스터로부터 입력을 받도록 구성된다. 마찬가지로 모든 NMOS 트랜지스터는 접지 또는 다른 NMOS 트랜지스터로부터 입력을 받도록 구성된다. PMOS 트랜지스터의 구성은 낮은 게이트 전압이 인가될 때 소스와 드레인 접촉부 사이에 낮은 저항을 생성하고, 높은 게이트 전압이 인가될 때 높은 저항을 생성한다. 반면에 NMOS 트랜지스터의 구성은 낮은 게이트 전압이 인가될 때 소스와 드레인 사이에 높은 저항을 생성하고, 높은 게이트 전압이 인가될 때 낮은 저항을 생성한다. CMOS는 모든 nMOSFET을 pMOSFET으로 보완하고 두 게이트와 두 드레인을 함께 연결함으로써 전류 감소를 달성한다. 게이트에 높은 전압이 가해지면 nMOSFET이 전도하고 pMOSFET은 전도하지 않으며, 게이트에 낮은 전압이 가해지면 그 반대가 된다. 이러한 배열은 전력 소비와 발열을 크게 줄인다. 그러나 스위칭 시간 동안 게이트 전압이 한 상태에서 다른 상태로 전환될 때 pMOS 및 nMOS MOSFET이 모두 잠시 전도한다. 이는 전력 소비에 짧은 스파이크를 유도하며 고주파수에서 심각한 문제가 된다.

Static CMOS 인버터. V_dd 및 V_ss는 각각 드레인 및 소스를 나타낸다.^[a]

인접한 이미지는 입력이 PMOS 트랜지스터(다이어그램 위쪽)와 NMOS 트랜지스터(다이어그램 아래쪽)에 모두 연결되었을 때 발생하는 일을 보여준다. Vdd는 전원 공급 장치에 연결된 양의 전압이고 Vss는 접지이다. A는 입력이고 Q는 출력이다.

A의 전압이 낮을 때 (즉, Vss에 가까울 때), NMOS 트랜지스터의 채널은 고저항 상태에 있어 Vss를 Q에서 분리한다. PMOS 트랜지스터의 채널은 저저항 상태에 있어 Vdd를 Q에 연결한다. 따라서 Q는 Vdd를 기록한다.

반면에 A의 전압이 높을 때 (즉, Vdd에 가까울 때), PMOS 트랜지스터는 고저항 상태에 있어 Vdd를 Q에서 분리한다. NMOS 트랜지스터는 저저항 상태에 있어 Vss를 Q에 연결한다. 이제 Q는 Vss를 기록한다.

요약하자면, PMOS 및 NMOS 트랜지스터의 출력은 상보적이어서 입력이 낮으면 출력이 높고, 입력이 높으면 출력이 낮다. 입력이 무엇이든 출력은 절대 플로팅 상태로 남지 않는다 (배선 커패시턴스 및 전기적 드레인/접지 부족으로 인해 전하가 저장되지 않는다). 이러한 입력 및 출력 동작으로 인해 CMOS 회로의 출력은 입력의 반전이다.

트랜지스터의 저항은 절대 정확히 0 또는 무한대가 아니므로 Q는 절대 정확히 Vss 또는 Vdd와 같지 않지만, Q는 항상 A가 Vdd에 가까웠던 것보다 Vss에 더 가깝다 (또는 A가 Vss에 가까웠다면 그 반대). 이러한 증폭이 없으면 직렬로 연결할 수 있는 논리 게이트 수에 매우 낮은 한계가 있을 것이고, 수십억 개의 트랜지스터가 있는 CMOS 논리는 불가능할 것이다.

전원 공급 핀

 IC 전원 공급 핀 문서를 참고하십시오.

CMOS의 전원 공급 핀은 제조업체에 따라 V_DD 및 V_SS 또는 V_CC 및 접지(GND)라고 불린다. V_DD 및 V_SS는 기존 MOS 회로에서 유래한 것으로, 드레인 및 소스 전원을 나타낸다.^[51] 이들은 CMOS에 직접 적용되지 않는데, 실제로는 두 전원 모두 소스 전원이기 때문이다. V_CC 및 접지는 TTL 논리에서 유래한 것이며, 54C/74C 계열의 CMOS 도입과 함께 해당 명칭이 유지되었다.

이중성

CMOS 회로의 중요한 특성은 PMOS 트랜지스터와 NMOS 트랜지스터 사이에 존재하는 이중성이다. CMOS 회로는 항상 출력에서 전원 또는 접지로 경로가 존재하도록 만들어진다. 이를 달성하기 위해 전압 소스로 가는 모든 경로의 집합은 접지로 가는 모든 경로의 집합의 보수여야 한다. 이는 다른 하나를 NOT으로 정의함으로써 쉽게 달성할 수 있다. 드 모르간의 법칙에 기반한 논리 때문에 병렬의 PMOS 트랜지스터는 직렬의 해당 NMOS 트랜지스터를 가지며, 직렬의 PMOS 트랜지스터는 병렬의 해당 NMOS 트랜지스터를 갖는다.

논리

CMOS 논리의 NAND 게이트.^[a]

AND 및 OR 게이트를 포함하는 것과 같은 더 복잡한 논리 함수는 논리를 나타내기 위해 게이트 간의 경로를 조작해야 한다. 경로가 직렬로 연결된 두 개의 트랜지스터로 구성된 경우, 두 트랜지스터 모두 해당 공급 전압에 대해 낮은 저항을 가져야 하며, 이는 AND를 모델링한다. 경로가 병렬로 연결된 두 개의 트랜지스터로 구성된 경우, 두 트랜지스터 중 하나 또는 둘 다 공급 전압을 출력에 연결하기 위해 낮은 저항을 가져야 하며, 이는 OR을 모델링한다.

오른쪽에는 CMOS 논리의 NAND 게이트 회로도가 나와 있다. A와 B 입력이 모두 높으면, 두 NMOS 트랜지스터(다이어그램의 아래쪽 절반)가 모두 전도하고, PMOS 트랜지스터(위쪽 절반)는 전도하지 않으며, 출력과 V_ss(접지) 사이에 전도성 경로가 형성되어 출력이 낮아진다. A와 B 입력이 모두 낮으면, NMOS 트랜지스터는 전도하지 않지만, 두 PMOS 트랜지스터는 전도하여 출력과 V_dd(전압 소스) 사이에 전도성 경로가 형성되어 출력이 높아진다. A 또는 B 입력 중 하나라도 낮으면, 하나의 NMOS 트랜지스터는 전도하지 않고, 하나의 PMOS 트랜지스터는 전도하며, 출력과 V_dd(전압 소스) 사이에 전도성 경로가 형성되어 출력이 높아진다. 두 입력 모두 높을 때만 출력이 낮은 결과가 나오므로, 이 회로는 NAND (NOT AND) 논리 게이트를 구현한다.

NMOS 논리에 비해 CMOS의 장점은 (PMOS) 풀업 트랜지스터가 켜졌을 때 낮은 저항을 가지므로, NMOS 논리의 부하 저항과 달리 낮음-높음 및 높음-낮음 출력 전환이 빠르다는 것이다. 또한 출력 신호는 낮음 및 높음 레일 사이의 전체 전압으로 스윙한다. 이러한 강력하고 더 대칭적인 응답은 CMOS를 노이즈에 더 강하게 만든다.

CMOS 회로의 지연 계산 방법에 대해서는 논리적 노력을 참조한다.

예시: 물리적 배치로 구현된 NAND 게이트

NAND 회로의 물리적 배치. N형 확산 및 P형 확산의 더 큰 영역은 트랜지스터의 일부이다. 왼쪽의 두 개의 작은 영역은 래치업을 방지하기 위한 탭이다.

반도체 미세 가공에서 p형 기판에 CMOS 인버터를 제조하는 단순화된 공정. 1단계에서 이산화 규소 층은 열산화를 통해 초기 형성된다. 참고: 게이트, 소스 및 드레인 접촉은 실제 장치에서 일반적으로 동일 평면에 있지 않으며, 다이어그램은 스케일에 맞지 않는다.

이 예시는 제조될 때의 물리적 표현으로 그려진 NAND 논리 소자를 보여준다. 물리적 배치 관점은 여러 층의 스택을 "조감도"로 본 것이다. 회로는 p형 기판 위에 구성된다. 폴리실리콘, 확산 및 n-웰은 "기저층"이라고 불리며, 실제로는 p형 기판의 트렌치에 삽입된다. (아래 오른쪽 공정 다이어그램의 1단계부터 6단계 참조) 접촉부는 기저층과 첫 번째 금속층(metal1) 사이의 절연층을 관통하여 연결을 만든다.

NAND의 입력(녹색)은 폴리실리콘으로 되어 있다. 트랜지스터(소자)는 폴리실리콘과 확산의 교차점에 의해 형성된다. N 소자는 N 확산으로, P 소자는 P 확산으로 형성된다(각각 연어색과 노란색으로 표시). 출력("out")은 금속(청록색으로 표시)으로 함께 연결된다. 금속과 폴리실리콘 또는 확산 사이의 연결은 접촉부(검은색 사각형으로 표시)를 통해 이루어진다. 물리적 배치 예시는 이전 예시에서 주어진 NAND 논리 회로와 일치한다.

N형 소자는 p형 기판 위에 제조되는 반면, P형 소자는 n형 웰(n-웰)에 제조된다. p형 기판 "탭"은 V_SS에 연결되고 n형 n-웰 탭은 V_DD에 연결되어 래치업을 방지한다.

n-웰 CMOS 공정에서 CMOS 게이트 내 두 트랜지스터의 단면

전력: 스위칭 및 누설

CMOS 논리는 스위칭할 때만 전력을 소모하므로("동적 전력"), NMOS 논리 회로보다 적은 전력을 소모한다. 현대 90 나노미터 공정의 일반적인 ASIC에서 출력 스위칭은 120피코초가 걸릴 수 있으며, 10나노초마다 한 번씩 발생한다. NMOS 논리는 트랜지스터가 켜져 있는 동안 항상 전력을 소모하는데, 부하 저항과 n형 네트워크를 통해 V_dd에서 V_ss로 전류 경로가 있기 때문이다.

정적 CMOS 게이트는 유휴 상태일 때 거의 0의 전력을 소모하므로 매우 전력 효율적이다. 이전에는 CMOS 장치의 전력 소비가 칩 설계에서 주요 관심사가 아니었다. 속도 및 면적과 같은 요소가 설계 매개변수를 지배했다. CMOS 기술이 서브마이크론 수준 이하로 내려가면서 칩 단위 면적당 전력 소비가 엄청나게 증가했다.

크게 분류하면 CMOS 회로의 전력 소모는 정적 및 동적 두 가지 구성 요소로 인해 발생한다.

정적 소모

NMOS 및 PMOS 트랜지스터 모두 게이트-소스 문턱 전압 (V_th)을 가지며, 이 전압 미만에서는 장치를 통과하는 전류(서브 스레스홀드 전류라고 함)가 지수적으로 감소한다. 역사적으로 CMOS 회로는 문턱 전압보다 훨씬 큰 공급 전압에서 작동했다 (V_dd는 5V일 수 있었고, NMOS 및 PMOS 모두의 V_th는 700mV일 수 있었다). 일부 CMOS 회로에 사용되는 특수 유형의 트랜지스터는 문턱 전압이 거의 0인 네이티브 트랜지스터이다.

SiO₂는 좋은 절연체이지만, 매우 작은 두께 수준에서는 전자가 매우 얇은 절연층을 터널링할 수 있다. 이 확률은 산화물 두께에 따라 지수적으로 감소한다. 터널링 전류는 게이트 산화막이 20Å 이하인 130nm 기술 미만의 트랜지스터에서 매우 중요해진다.

역방향 누설 전류는 확산 영역과 웰(예: p형 확산 대 n-웰), 웰과 기판(예: n-웰 대 p-기판) 사이에 역바이어스가 형성되어 발생한다. 현대 공정에서는 다이오드 누설 전류가 서브스레스홀드 전류 및 터널링 전류에 비해 매우 작으므로 전력 계산 시 무시할 수 있다.

비율이 일치하지 않으면 PMOS와 NMOS의 전류가 다를 수 있으며, 이는 불균형을 초래하고 부적절한 전류로 인해 CMOS가 불필요하게 가열되고 전력을 소모하게 된다. 또한 최근 연구에 따르면 누설 전력은 장치의 속도가 느려지는 대신 노화 효과로 인해 감소하는 것으로 나타났다.^[52]

설계 속도를 높이기 위해 제조업체들은 더 낮은 전압 문턱값을 가진 구조로 전환했지만, 이로 인해 V_th가 200mV인 최신 NMOS 트랜지스터는 상당한 서브스레스홀드 누설 전류를 갖는다. 활발하게 스위칭하지 않는 방대한 수의 회로를 포함하는 설계(예: 데스크톱 프로세서)는 이 누설 전류 때문에 여전히 전력을 소비한다. 누설 전력은 이러한 설계에서 소비되는 총 전력의 상당 부분을 차지한다. 현재 파운드리에서 제공되는 다중 문턱 CMOS (MTCMOS)는 누설 전력을 관리하는 한 가지 접근 방식이다. MTCMOS를 사용하면 스위칭 속도가 중요하지 않을 때에는 높은 V_th 트랜지스터가 사용되고, 속도에 민감한 경로에는 낮은 V_th 트랜지스터가 사용된다. 기존 게이트 유전체인 이산화 규소 대신 더 얇은 게이트 유전체를 사용하는 추가적인 기술 발전은 극도로 얇은 게이트 유전체를 통한 전류 터널링으로 인해 추가적인 누설 성분을 갖는다. 고유전율 유전체를 사용하는 것은 기존 게이트 유전체인 이산화 규소 대신 더 두꺼운 게이트 절연체로 유사한 장치 성능을 허용하므로 이 전류를 피할 수 있다. 새로운 재료 및 시스템 설계를 사용한 누설 전력 감소는 CMOS 확장을 유지하는 데 매우 중요하다.^[53]

동적 소모

부하 커패시턴스 충전 및 방전

CMOS 회로는 스위칭될 때마다 다양한 부하 커패시턴스(주로 게이트 및 와이어 커패시턴스, 또한 드레인 및 일부 소스 커패시턴스)를 충전함으로써 전력을 소모한다. CMOS 논리의 한 완전한 사이클에서 전류는 V_DD에서 부하 커패시턴스로 흘러 이를 충전하고, 그 다음 충전된 부하 커패시턴스(C_L)에서 방전하는 동안 접지로 흐른다. 따라서 한 완전한 충전/방전 사이클에서 총 Q=C_LV_DD가 V_DD에서 접지로 전달된다. 이를 부하 커패시턴스의 스위칭 주파수로 곱하여 사용되는 전류를 얻고, 평균 전압으로 다시 곱하여 CMOS 장치에서 소모되는 특성 스위칭 전력을 얻는다: ${\displaystyle P=0.5CV^{2}f}$.

대부분의 게이트는 모든 클럭 주기마다 작동/스위칭하지 않으므로, 활동 계수(activity factor) ${\displaystyle \alpha }$가 함께 사용되는 경우가 많다. 이제 동적 전력 소모는 ${\displaystyle P=\alpha CV^{2}f}$로 다시 쓸 수 있다.

시스템의 클럭은 매 주기마다 상승하고 하강하므로 활동 계수 α=1이다. 대부분의 데이터는 활동 계수가 0.1이다.^[54] 노드의 정확한 부하 커패시턴스와 활동 계수가 추정되면 해당 노드의 동적 전력 소모를 효과적으로 계산할 수 있다.

단락 전력

pMOS와 nMOS 모두에 대해 유한한 상승/하강 시간이 존재하므로, 예를 들어 오프에서 온으로 전환하는 동안 두 트랜지스터 모두 짧은 시간 동안 켜져 있어 전류가 V_DD에서 접지로 직접 경로를 찾게 되며, 이로 인해 단락 전류가 발생한다. 이 전류는 때때로 크로우바 전류라고 불린다. 단락 전력 소모는 트랜지스터의 상승 및 하강 시간에 따라 증가한다.

이러한 형태의 전력 소비는 칩의 전선이 좁아지고 긴 전선이 더 저항성을 띠게 되면서 1990년대에 중요해졌다. 이러한 저항성 전선의 끝에 있는 CMOS 게이트는 느린 입력 전환을 경험한다. 약하게 구동되는 길고 얇은 전선을 피하는 세심한 설계는 이러한 효과를 줄이지만, 크로우바 전력은 동적 CMOS 전력의 상당 부분을 차지할 수 있다.

입력 보호

CMOS 구조에 내재된 기생 트랜지스터는 정상 작동 범위를 벗어나는 입력 신호, 예를 들어 정전기 방전이나 선 반사에 의해 켜질 수 있다. 그 결과 발생하는 래치업은 CMOS 장치를 손상시키거나 파괴할 수 있다. 이러한 신호를 처리하기 위해 CMOS 회로에는 클램프 다이오드가 포함되어 있다. 제조업체의 데이터 시트는 다이오드를 통해 흐를 수 있는 최대 허용 전류를 지정한다.

아날로그 CMOS

 CMOS 증폭기 및 혼합 신호 집적 회로 문서에 이 부분의 추가 정보가 있습니다.

디지털 응용 분야 외에도 CMOS 기술은 아날로그 응용 분야에도 사용된다. 예를 들어, 시장에는 CMOS 연산 증폭기 IC가 있다. 전송 게이트는 신호 릴레이 대신 아날로그 멀티플렉서로 사용될 수 있다. CMOS 기술은 혼합 신호 (아날로그 + 디지털) 응용 분야에서 RF 회로에 이르기까지 마이크로파 주파수까지 널리 사용된다.

RF CMOS

 이 부분의 본문은 RF CMOS입니다.

RF CMOS는 혼합 신호 CMOS 집적 회로 기술을 기반으로 하는 RF 회로 (무선 주파수 회로)를 의미한다. 이들은 무선 통신 기술에 널리 사용된다. RF CMOS는 1980년대 후반 UCLA에서 근무하던 아사드 아비디가 개발했다. 이는 RF 회로 설계 방식을 변화시켜 무선 송수신기에서 개별 바이폴라 트랜지스터를 CMOS 집적 회로로 대체하게 만들었다.^[55] 이로 인해 정교하고 저렴하며 휴대 가능한 최종 사용자 단말기가 가능해졌고, 광범위한 무선 통신 시스템을 위한 작고 저렴하며 저전력의 휴대 가능한 장치들이 탄생했다. 이는 "언제 어디서나" 통신을 가능하게 하고 무선 혁명을 가져오는 데 기여하여 무선 산업의 급속한 성장을 이끌었다.^[56]

모든 현대 무선 네트워크 장치 및 휴대 전화의 베이스밴드 프로세서^[57][58] 및 무선 송수신기는 RF CMOS 장치를 사용하여 대량 생산된다.^[55] RF CMOS 회로는 인공위성 기술(예: GPS), 블루투스, 와이파이, 근거리 무선 통신 (NFC), 모바일 네트워크 (예: 3세대 이동 통신 및 4세대 이동 통신), 지상파 방송, 자동차 레이더 응용 분야 등 다양한 응용 분야에서 무선 신호를 송수신하는 데 널리 사용된다.^[59]

상업용 RF CMOS 칩의 예로는 인텔의 DECT 무선 전화기와 아테로스 및 기타 회사들이 제작한 802.11 (와이파이) 칩이 있다.^[60] 상업용 RF CMOS 제품은 블루투스 및 무선랜 (WLAN) 네트워크에도 사용된다.^[61] RF CMOS는 GSM, 와이파이, 블루투스와 같은 무선 표준의 무선 송수신기, 3G와 같은 모바일 네트워크의 송수신기, 무선 센서 네트워크 (WSN)의 원격 장치에도 사용된다.^[62]

RF CMOS 기술은 무선 네트워크 및 이동 통신 장치를 포함한 현대 무선 통신에 필수적이다. RF CMOS 기술을 상용화한 회사 중 하나는 인피니언이다. 이 회사의 벌크 CMOS RF 스위치는 매년 10억 개 이상 판매되며, 2018년 기준^[update] 누적 50억 개에 달했다.^[63]

온도 범위

일반적인 CMOS 장치는 -55°C에서 +125°C 범위에서 작동한다.

2008년 8월 초에 규소 CMOS가 -233°C (40 K)까지 작동할 것이라는 이론적 지표가 있었다.^[64] 40K 근처의 작동 온도는 이후 액체 질소와 액체 헬륨 냉각의 조합으로 오버클럭된 AMD 페넘 II 프로세서를 사용하여 달성되었다.^[65]

탄화 규소 CMOS 장치는 500°C에서 1년 동안 테스트되었다.^[66][67]

단일 전자 MOS 트랜지스터

초소형 (L = 20nm, W = 20nm) MOSFET은 -269°C (4 K)에서 약 -258°C (15 K) 범위의 극저온에서 작동할 때 단일 전자 한계에 도달한다. 트랜지스터는 전자가 하나씩 점진적으로 충전됨에 따라 쿨롱 블로케이드를 나타낸다. 채널에 갇힌 전자의 수는 게이트 전압에 의해 구동되며, 0개의 전자 점유로 시작하여 1개 또는 여러 개로 설정할 수 있다.^[68]

같이 보기

• HCMOS
• LVCMOS
• sCMOS

내용주

1. 여기 표시된 트랜지스터 기호는 단순화된 논리 기호이며 전기 회로도 기호가 아니다.