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SONOS
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기업에 대해서는 소노스 문서를 참고하십시오.SONOS는 "실리콘-산화물-질화물-산화물-실리콘"(silicon–oxide–nitride–oxide–silicon)의 약자이며, 더 정확히는 "다결정 규소"—"이산화 규소"—"질화 규소"—"이산화 규소"—"규소"를 뜻한다.[1]:121 1977년 페어차일드 카메라 & 인스트루먼트의 P.C.Y. 첸이 구현한 MOSFET (금속-산화물-반도체 전계효과 트랜지스터)의 단면 구조이다.[2] 이 구조는 EEPROM 및 플래시 메모리와 같은 비휘발성 메모리에 자주 사용된다. 때로는 TFT LCD 액정 디스플레이에도 사용된다.[3] 이는 CTF (전하 트랩 플래시) 변형 중 하나이다. 이는 폴리실리콘 기반 FG (플로팅 게이트) 대신 질화 규소(Si3N4 또는 Si9N10)를 전하 저장 물질로 사용한다는 점에서 기존 비휘발성 메모리 구조와 구별된다.[4]:Fig. 1 또 다른 변형은 "SHINOS"("실리콘"—"하이-k"—"질화물"—"산화물"—"실리콘")로, 상부 산화물 층을 하이-k 물질로 대체한 것이다. 또 다른 고급 변형은 "MONOS"("금속-산화물-질화물-산화물-실리콘")이다.[5]:137[6]:66 SONOS 기반 제품을 제공하는 회사로는 사이프러스 세미컨덕터, 맥스로닉스, 도시바, 유나이티드 마이크로일렉트로닉스 코퍼레이션 및 Floadia가 있다 보관됨 2022-11-01 - 웨이백 머신.
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설명
SONOS 메모리 셀은 표준 다결정 규소 N채널 MOSFET 트랜지스터로 구성되며, 트랜지스터의 게이트 산화물 내부에 작은 질화규소 조각이 추가된다. 이 질화물 조각은 비전도성이지만 정전기 전하를 보유할 수 있는 수많은 전하 트랩 사이트를 포함한다. 질화물 층은 주변 트랜지스터와 전기적으로 절연되어 있지만, 질화물에 저장된 전하는 기저 트랜지스터 채널의 전도성에 직접적인 영향을 미친다. 산화물/질화물 샌드위치는 일반적으로 2nm 두께의 산화물 하부층, 5nm 두께의 질화규소 중간층, 그리고 5~10nm 산화물 상부층으로 구성된다.
폴리실리콘 제어 게이트가 양의 바이어스 전압을 받으면, 트랜지스터 소스 및 드레인 영역에서 터널링을 통해 전자가 산화물 층을 통과하여 질화규소에 갇히게 된다. 이로 인해 드레인과 소스 사이에 에너지 장벽이 형성되어 전류가 트랜지스터를 통해 흐르기 위해 필요한 게이트-소스 전압인 문턱 전압 Vt가 상승한다. 전자는 제어 게이트에 음의 바이어스 전압을 인가하여 다시 제거할 수 있다.
SONOS 메모리 어레이는 수평 및 수직 제어선(워드라인 및 비트라인)을 통해 주소 디코더 및 감지 증폭기와 같은 주변 회로에 연결된 SONOS 트랜지스터 그리드를 제작하여 구성된다. 셀을 저장하거나 지운 후, 컨트롤러는 소스-드레인 노드에 작은 전압을 인가하여 셀의 상태를 측정할 수 있다. 전류가 흐르면 셀은 "트랩된 전자 없음" 상태이며, 이는 논리적 "1"로 간주된다. 전류가 흐르지 않으면 셀은 "트랩된 전자 있음" 상태이며, 이는 "0" 상태로 간주된다. 필요한 전압은 일반적으로 지워진 상태의 경우 약 2V이고, 프로그램된 상태의 경우 약 4.5V이다.
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플로팅 게이트 구조와의 비교
일반적으로 SONOS는 기존의 FG (플로팅 게이트)형 메모리 셀과 매우 유사하지만,[1]:117 가상적으로 더 높은 품질의 저장을 제공한다. 이는 미세한 불규칙성을 가진 다결정 필름에 비해 Si3N4 필름의 매끄러운 균질성 때문이다. 플래시는 트랜지스터의 게이트 리드에 매우 고성능의 절연 장벽을 구축해야 하며, 종종 최대 9가지 다른 단계를 필요로 하는 반면, SONOS의 산화물 층은 기존 라인에서 더 쉽게 생산될 수 있으며 CMOS 논리와 더 쉽게 결합될 수 있다.
또한, 기존 플래시는 단일 단락 결함으로 인해 전체 폴리실리콘 플로팅 게이트가 방전될 수 있으므로 산화물 결함에 대한 내성이 낮다. SONOS 구조의 질화물은 비전도성이므로 단락은 국부적인 전하 패치만 방해한다. 새로운 절연체 기술의 도입에도 불구하고 이는 7에서 12 나노미터 사이의 명확한 "하한"을 가지므로 플래시 장치가 약 45 나노미터 선폭보다 작게 스케일링하기 어렵다. 그러나 인텔-마이크론 그룹은 기존 FG 기술로 16 나노미터 평면 플래시 메모리를 구현했다.[7]:13[8] 반면, SONOS는 작동을 위해 매우 얇은 절연층이 필요하므로 게이트 영역이 플래시보다 작다. 이를 통해 SONOS는 더 작은 선폭으로 스케일링할 수 있으며, 최근 예시들은 40 나노미터 제조 공정에서 생산되었고 20 나노미터까지 스케일링될 것이라는 주장이 있다.[9] 선폭은 결과 장치의 전체 저장 용량과 직접적으로 관련되고 비용과 간접적으로 관련된다. 이론적으로 SONOS의 더 나은 확장성은 더 낮은 비용으로 더 높은 용량의 장치를 가져올 것이다.
또한, 쓰기 중 게이트에 바이어스를 가하는 데 필요한 전압은 기존 플래시보다 훨씬 작다. 플래시를 쓰려면 먼저 전하 펌프라고 알려진 별도의 회로에서 9V에서 20V 사이로 입력 전압을 증가시키는 고전압을 구축해야 한다. 이 과정은 시간이 걸리므로 플래시 셀에 쓰는 것은 읽는 것보다 훨씬 느려서 종종 100~1000배 더 느리다. 고출력 펄스는 또한 셀을 약간 저하시키므로 플래시 장치는 유형에 따라 10,000~100,000번만 쓰기 가능하다. SONOS 장치는 훨씬 낮은 쓰기 전압(일반적으로 5~8V)을 필요로 하며 동일한 방식으로 저하되지 않는다. 그러나 SONOS는 전자가 ONO 층에 강하게 갇혀 다시 제거할 수 없는 역문제를 겪는다. 장기간 사용하면 결국 충분한 트랩된 전자로 인해 셀이 영구적으로 "0" 상태로 설정될 수 있으며, 이는 플래시의 문제와 유사하다. 그러나 SONOS에서는 이를 위해 약 십만 번의 쓰기/지우기 주기가 필요하며,[10] 기존 FG 메모리 셀에 비해 10~100배 더 나쁘다.[11]
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역사
요약
관점
배경
1957년, 프로쉬와 데릭은 벨 연구소에서 최초의 이산화규소 전계효과 트랜지스터를 제조할 수 있었다. 이는 드레인과 소스가 표면에서 인접한 최초의 트랜지스터였다.[12] 이어서 강대원은 1960년 벨 연구소 팀과 함께 작동하는 MOSFET을 시연하는 논문을 이끌었다. 그의 팀에는 장치를 제작한 E. E. 라바테와 E. I. 포빌로니스; 확산 공정을 개발한 M. O. 더스턴, L. A. 다사로, J. R. 리겐자; 그리고 장치를 특성화한 H. K. 검멜과 R. 린드너가 포함되었다.[13][14]
이후, 강은 벨 연구소에서 사이먼 민 스제와 함께 플로팅 게이트 MOSFET을 발명했으며, 1967년에는 이를 플로팅 게이트 (FG) 메모리 셀로 사용할 것을 제안했다.[15] 이는 플로팅 게이트 MOSFET에 전하를 주입하고 저장하는 방식에 기반을 둔 비휘발성 메모리의 첫 번째 형태였으며,[16] 나중에 EPROM (소거 가능 PROM), EEPROM (전기적으로 소거 가능한 PROM) 및 플래시 메모리 기술의 기반이 되었다.[17]
당시 전하 트래핑은 MNOS 트랜지스터에서 문제였지만, 존 스제돈과 팅 L. 추는 1967년 6월 이 어려움을 활용하여 비휘발성 메모리 셀을 생산할 수 있음을 밝혔다. 이어서 1967년 말, H.A. 리처드 웨게너가 이끄는 스페리 연구팀은 금속-질화물-산화물-반도체 트랜지스터 (MNOS 트랜지스터)를 발명했는데,[18] 이는 산화물 층이 질화물과 산화물의 이중층으로 대체된 MOSFET의 한 유형이다.[19] 질화물은 플로팅 게이트 대신 트랩층으로 사용되었지만, 플로팅 게이트보다 열등하다고 여겨져 그 사용이 제한적이었다.[20] 전하 트랩 (CT) 메모리는 1960년대 후반 MNOS 장치와 함께 도입되었다. 이는 플로팅 게이트 (FG) 메모리와 유사한 장치 구조 및 작동 원리를 가졌지만, 주요 차이점은 FG 메모리에서 전하가 전도성 물질 (일반적으로 도핑된 다결정 규소 층)에 저장되는 반면, CT 메모리는 유전체 층 (일반적으로 질화 규소로 만들어짐) 내의 국부적인 트랩에 전하를 저장한다는 것이다.[16]
개발
SONOS는 1960년대에 처음으로 구상되었다. MONOS는 1968년 웨스팅하우스 일렉트릭 코퍼레이션에 의해 실현되었다.[21][22] 1970년대 초, 초기 상업용 장치들은 PMOS 트랜지스터와 45nm 질화물 저장 층을 가진 금속-질화물-산화물 (MNOS) 스택을 사용하여 구현되었다. 이 장치들은 작동하는 데 최대 30V를 필요로 했다. 1977년 페어차일드 카메라 & 인스트루먼트의 P.C.Y. 첸은 EEPROM을 위해 30 옹스트롬 두께의 터널 이산화 규소를 가진 SONOS 단면 구조 MOSFET을 도입했다.[2] NCR 코퍼레이션의 1980년 특허 출원에 따르면, SONOS 구조는 각각 쓰기 및 지우기를 위해 +25볼트와 -25볼트를 필요로 했다.[23] 이는 PMOS 기반 MNOS(금속-질화물-산화물-반도체) 구조로 +12V로 개선되었다.[24]
1980년대 초까지는 20V 미만의 작동 전압을 사용하는 폴리실리콘 NMOS 기반 구조가 사용되었다. 1980년대 후반과 1990년대 초에는 PMOS SONOS 구조가 5~12볼트 범위의 프로그램/소거 전압을 시연했다.[25] 한편, 1980년 인텔은 FLOTOX라는 이름의 이중층 다결정 규소 구조를 사용하여 쓰기/소거 사이클 내구성과 데이터 보존 기간 모두에서 매우 신뢰할 수 있는 EEPROM을 구현했다.[26][27] SONOS는 과거 필립스 반도체, 스팬션, 키몬다, 사이푼 반도체에서 생산되었다.
최근의 노력
2002년, AMD와 후지쯔는 2003년 스팬션으로 합병되었고, 2014년 사이프러스 세미컨덕터와 합병되었는데, 사이푼 반도체의 NROM 기술 라이선스를 기반으로 SONOS와 유사한 MirrorBit 기술을 개발했다.[28][29][30] 2011년 현재 사이프러스 세미컨덕터는 여러 공정을 위한 SONOS 메모리를 개발했으며,[31] 이를 다른 장치에 내장하기 위한 IP로 판매하기 시작했다.[32] UMC는 2006년부터 SONOS를 사용하고 있으며[33] 40nm[34] 및 기타 노드에 대해 사이프러스에 라이선스를 부여했다. 상하이 후알리 마이크로일렉트로닉스 코퍼레이션(HLMC)도[35] 40nm 및 55nm에서 사이프러스 SONOS를 생산하고 있다고 발표했다.
2006년, 도시바는 Si9N10 질화 규소를 활용하는 SONOS 구조의 새로운 이중 터널링 층 기술을 개발했다.[36][37] 도시바는 또한 20nm 노드 NAND 게이트형 플래시 메모리를 위해 MONOS("금속-산화물-질화물-산화물-실리콘") 구조를 연구하고 있다.[38] 르네사스 일렉트로닉스는 TSMC와의 협력 결과로 40nm 노드 시대에 MONOS 구조를 사용한다.[39][40]:5[41]
다른 회사들은 여전히 FG (플로팅 게이트) 구조를 사용한다.[42]:50 예를 들어, 글로벌파운드리스는 40nm 제품에 플로팅 게이트 기반의 분할 게이트 SuperFlash ESF3 셀을 사용한다.[43] FG (플로팅 게이트)형 플래시 메모리를 위한 새로운 구조들이 여전히 집중적으로 연구되고 있다.[44] 2016년, 글로벌파운드리스는 FG 기반 2.5V 임베디드 플래시 매크로를 개발했다.[45] 2017년, 후지쯔는 1980년 인텔이 개발한 FG 기반 ESF3/FLOTOX 구조[26][27]를 실리콘 스토리지 테크놀로지로부터 임베디드 비휘발성 메모리 솔루션으로 라이선스한다고 발표했다.[46][47][48] 2016년 현재, 인텔-마이크론 그룹은 3차원 낸드 플래시 메모리에서 기존 FG 기술을 유지하고 있다고 밝혔다.[7] 그들은 또한 16nm 평면 낸드 플래시에도 FG 기술을 사용한다.[8]
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같이 보기
각주
외부 링크
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